大功率MOS器件，所述栅极呈方波形状，源极和漏极分别位于栅极两侧，并与栅极对应一侧的外缘形状配合；所述外延层上还具有第一注入区，所述第一注入区位于源极外侧，第二注入区位于第一注入区和源极之间设置有第二注入区，所述第二注入区的注入类型与外延层相同，且注入浓度大于外延层，第一注入区的注入类型与外延层相反，所述栅极与第一注入区通过金属连线连接，栅极与第一注入区之间的金属连线与栅极的连接处位于方波形状栅极靠近源极的顶部。本实用新型专利技术改善了静电泄放时器件开启协调性，提高了静电泄放能力，同时形成连接在栅极和外延层之间的二极管，为静电泄放提供了导通通路，提高了驱动级功率MOS的防护能力。
【技术实现步骤摘要】
【专利摘要】大功率MOS器件，所述栅极呈方波形状，源极和漏极分别位于栅极两侧，并与栅极对应一侧的外缘形状配合；所述外延层上还具有第一注入区，所述第一注入区位于源极外侧，第二注入区位于第一注入区和源极之间设置有第二注入区，所述第二注入区的注入类型与外延层相同，且注入浓度大于外延层，第一注入区的注入类型与外延层相反，所述栅极与第一注入区通过金属连线连接，栅极与第一注入区之间的金属连线与栅极的连接处位于方波形状栅极靠近源极的顶部。本技术改善了静电泄放时器件开启协调性，提高了静电泄放能力，同时形成连接在栅极和外延层之间的二极管，为静电泄放提供了导通通路，提高了驱动级功率MOS的防护能力。【专利说明】大功率MOS器件
本技术属于半导体制造领域，涉及一种大功率MOS器件。
技术介绍
随着超大规模集成电路工艺技术的不断提高，目前CMOS集成电路已经进入了超深亚微米阶段，MOS器件的尺寸不断缩小，栅氧化层厚度越来越薄，其栅耐压能力显著下降，集成电路失效的产品中有大约三分之一是由于ESD问题所引起的.因此CMOS集成电路的静电放电(Electro Static Discharge, ESD)问题是半导体设计和制造工艺中无法回避的重要问题。 在半导体芯片的引脚处，需要集成ESD放电管，为增大放电管的电流能力，放电管的宽长比通常较大，栅极采用多根类似梳齿型状，栅极两侧分别为源极和漏极间隔排布，由于各个栅极的梳齿距离栅极电位连接点的距离不同，栅极充电时间有先后顺序，导致各个梳齿对应的MOS器件开启时间不一致，当ESD大电流到来时，将首先集中在最先开启的MOS器件，容易导致最先开启的MOS器件烧毁。 此外，对于开关电源或运算放大器，在信号输出管脚或功率管控制引脚通常采用反相器形式连接的MOS管作为最后一级输出，对此类引脚的静电防护可以采用如二极管、三极管、CMOS及SCR器件连接在引脚和电源泄放线之间构成，但对于最后一级输出MOS管的栅极，由于深亚微米工艺尺寸下，栅氧厚度不断降低，栅氧仍然存在击穿风险，由于驱动级MOS管的栅极并非封装外露引脚，在芯片外围难以添加ESD防护器件增加驱动级的栅极防护能力。
技术实现思路
为解决现有技术中集成电路驱动级MOS管栅氧可能被击穿的技术缺陷，本技术公开了一种大功率MOS器件。 大功率MOS器件，包括硅片本体和硅片本体上的栅极，栅极与硅片本体之间具有栅氧绝缘层，位于栅氧绝缘层下方两侧的源极和漏极，及位于源极和漏极周围及下方的外延层; 所述栅极呈方波形状，源极和漏极分别位于栅极两侧，并与栅极对应一侧的外缘形状配合；所述外延层上还具有第一注入区，所述第一注入区位于源极外侧，第二注入区位于第一注入区和源极之间设置有第二注入区，所述第二注入区的注入类型与外延层相同，且注入浓度大于外延层，第一注入区的注入类型与外延层相反，所述栅极与第一注入区通过金属连线连接，栅极与第一注入区之间的金属连线与栅极的连接处位于方波形状栅极靠近源极的顶部。 优选的，所述栅极的头尾两端具有连接孔，通过连接孔与金属连线连接。 优选的，所述第二注入区和第一注入区紧邻。 优选的，外延层上设置的所述第二注入区包围源极和漏极形成环状。 具体的，所述栅极为多晶硅，所述栅氧绝缘层为二氧化硅。 采用本技术所述的大功率MOS器件，通过方波形状的栅极设计，源极和漏极通过有源连接形成一个整体，改善了静电泄放时器件开启协调性，提高了静电泄放能力，同时通过在外延层设置注入层，与外延层组合形成连接在栅极和外延层之间的二极管，为静电泄放提供了导通通路，提高了驱动级功率MOS的防护能力，且实现方式简单，与常用的CMOS工艺完全兼容，成本低。 【专利附图】【附图说明】 图1为本技术一种【具体实施方式】俯视硅片时的示意图； 图2为本技术又一种【具体实施方式】结构的剖视示意图； 图中附图标记名称为:1_源极，2_漏极,3_栅极,4_外延层,5_第一注入区，6_第二注入区，7-栅氧绝缘层，8-金属连线。 【具体实施方式】 下面结合附图，对本技术的【具体实施方式】作进一步的详细说明。 大功率MOS器件，包括硅片本体和硅片本体上的栅极，栅极与硅片本体之间具有栅氧绝缘层，位于栅氧绝缘层下方两侧的源极和漏极，及位于源极和漏极周围及下方的外延层; 如图1所示，所述栅极3呈方波形状，源极I和漏极2分别位于栅极两侧，并与栅极对应一侧的外缘形状配合；本技术中，源极和漏极为一个整体，不仅可以通过金属走线连接，而且在有源区自身也互相连接，栅极多晶硅走线从源漏之间穿过，在作为ESD器件时，整个器件相当于一个宽长比很长的MOS管，在静电电流来临时，整个器件由于有源区的完整性，使各个区域开启时间趋于一致，有效提高了 ESD的电流泄放能力，优选的在栅极的头尾两端设置连接孔与作为栅极引线的金属连线连接，从两端同时充电，提高了方波形栅极的充电均匀性，同时，避免了额外的由于栅极连接的金属走线从源极或漏极上方走过，使有源区上方空间可以更充分的用于源漏连接，并且避免了栅极金属连线从有源区上方跨过造成的寄生MOS开启效应。 所述外延层上还具有第一注入区，所述第一注入区位于源极外侧，第二注入区位于第一注入区和源极之间设置有第二注入区，所述第二注入区的注入类型与外延层相同，且注入浓度大于外延层，第一注入区的注入类型与外延层相反，所述栅极与第一注入区通过金属连线连接，栅极与第一注入区之间的金属连线与栅极的连接处位于方波形状栅极靠近源极的顶部。 以常规CMOS工艺制造NMOS为例，在硅片上推进注入硼等五价离子，形成P型外延层，在生成栅氧化层和栅极后，利用掩膜刻蚀掉源漏之间上方的栅氧化层和栅极，进行沟道注入和衬底注入，形成源漏之间的沟道及第二注入区，沟道完成后，再进行N型注入，例如磷或砷，在外延层上形成第一注入区。 在完成在硅片本身进行的前半段半导体离子注入后，按照常规CMOS工艺淀积金属及刻蚀金属及多晶硅上的通孔，并淀积或氧化形成场氧化层，构成如图1所示的完整NMOS器件，其中的栅极通常为多晶硅淀积，栅氧绝缘层7和场氧化层通常为二氧化硅。 第一注入区5为二极管的负极，外延层及外延层上的第二注入区6作为二极管的正极，如图1所示的布置形式，第一注入区和第二注入区位于源极I 一侧，第二注入区为P型重掺杂，作为衬底连接区域，第一注入区为N型掺杂作为二极管的负极，通过金属连线8与栅极3连接，连接点位于如图1所示的方波形状的栅极顶部，使该金属连线最短，并且该处在静电泄放时由于是栅极和有源区形状走向突变处，电力线集中，电场强度较高，此处设置二极管连接点，静电泄放效果更好。第一注入区和第二注入区形成连接在栅极和第二注入区6之间的二极管，作为驱动级NM0S，通常外延层接地，第二注入区与外延层4注入类型相同，形成欧姆接触，使功率管的栅极通过反向连接的二极管到地，当静电来临时，由于某种原因使地线电荷聚集，例如MOS管本身的漏-衬底寄生二极管或源漏由于栅极耦合电荷而导通，使与源级连接的地线电压升高，可通过由第一注入区5和第二注入区6组成的二极管泄放电荷，使栅源间电压维持在较低水平，避免栅氧氧化层击穿。第一注入区和第二本文档来自技高网...
【技术保护点】
大功率MOS器件，包括硅片本体和硅片本体上的栅极（3），栅极与硅片本体之间具有栅氧绝缘层（7），位于栅氧绝缘层下方两侧的源极（1）和漏极（2），及位于源极和漏极周围及下方的外延层（4）；其特征在于，所述栅极呈方波形状，源极（1）和漏极（2）分别位于栅极（3）两侧，并与栅极对应一侧的外缘形状配合；所述外延层（4）上还具有第一注入区，所述第一注入区（5）位于源极外侧，第二注入区位于第一注入区和源极之间设置有第二注入区（6），所述第二注入区（6）的注入类型与外延层相同，且注入浓度大于外延层（4），第一注入区的注入类型与外延层（4）相反，所述栅极（3）与第一注入区（5）通过金属连线连接，栅极（3）与第一注入区（5）之间的金属连线与栅极的连接处位于方波形状栅极靠近源极的顶部。
【技术特征摘要】
【专利技术属性】
技术研发人员：崔永明，张干，王作义，彭彪，
申请(专利权)人：四川广义微电子股份有限公司，
类型：新型
国别省市：四川;51
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