用于减小纳米线晶体管中的寄生电阻的触点技术和配置制造技术

本发明专利技术的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端。【专利说明】用于减小纳米线晶体管中的寄生电阻的触点技术和配置
本专利技术实施例通常涉及集成电路领域，且更具体地，涉及用于减小纳米线晶体管 中的寄生电阻的触点技术和配置。
技术介绍
包括例如处理器和/或存储器的集成电路器件持续缩小到更小的尺寸。晶体管尺 寸和/或间距的缩小可能会增加寄生外部电阻（Rext)，这可能会影响这些器件的性能。 【专利附图】【附图说明】 通过结合附图进行以下详细描述，实施例会容易理解。为了方便该描述，相同附图 标记指定相同的结构元件。实施例是通过示例而非限制的方式在附图的图中进行说明。 图1示意性示出集成电路器件的顶视图。 图2示意性示出根据一些实施例的沿集成电路器件的鳍状结构的截面侧视图。 图3示意性示出根据一些实施例的横跨集成电路器件的鳍状结构的截面侧视图。 图4是根据一些实施例的用于制造集成电路器件的方法的流程图。 图5示意性示出本文描述的根据一些实施例的包括集成电路器件的示例性系统。 【具体实施方式】 本专利技术的实施例提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在 下面详细描述中，对构成本专利技术一部分的附图进行参考，其中贯穿全文的相同的附图标记 指定相同的部分，且通过描述实施例而示出，本专利技术的主题可以实践。应当理解，在不脱离 本专利技术范围的情况下，可以使用其它实施例且可以进行结构或逻辑的变化。因此，下面的详 细描述不应被视为限制意义的，并且实施例的范围是由所附权利要求和它们的等价体来定 义。 各种操作以最有助于理解所要求的主题内容的方式被描述为多个离散的顺序操 作。然而，描述的顺序不应被解释为应用这些操作必须依赖的顺序。 对于本专利技术的目的，术语"A和/或B"的意思为（A)、⑶或（A和B)。对于本发 明的目的，术语"A，B，和/或C"指的是（A)、（B)、（C)、（A和B)、（A和C)、（B和C)或（A、B 和C)。 描述将使用基于视角的描述，诸如顶部/底部、侧、之上/之下等。这样的描述只 是方便讨论，并不旨在将本文描述的实施例的应用限制在任何特定的方向。 描述可使用术语"在一实施例中"或"在实施例中"，其可指一个或多个相同 或不同的实施例。此外，对于本专利技术实施例所使用的术语"包括（comprising)"，包括 (including) "、"具有（having) " 等是同义词。 术语"与...耦合"及其衍生词可在文中使用。"耦合"可意味着以下的一种或多 种。"耦合"可意味着两个或多个元件直接物理或电接触。然而，"耦合"也可意味着两个或 多个元件互相非直接接触，但是仍然合作或相互作用，且可意味着一个或多个其它元件耦 合或元件之间连接，也就是说互相耦合。 在不同实施例中，术语"形成或沉积在第二层上的第一层"可意味着第一层形成或 沉积在第二层之上，且至少第一层的一部分可直接接触（例如，直接物理和/或电接触）或 与第二层的至少一部分间接接触（例如，在第一层和第二层之间有一个或多个其它层）。 文中使用的术语"模块"可以指的是部分或包括执行一个或多个软件或固件程序 的专用集成电路（ASIC)、电子电路、处理器（共享、专用或群）和/或存储器（共享、专用或 群）、组合逻辑电路和/或提供描述功能的其它合适的部件。 根据不同的实施例，本专利技术描述了一种装置，包括半导体衬底；在半导体衬底上形 成的隔离层；包括纳米线材料的沟道层，其在隔离层上形成以为晶体管提供沟道；以及与 沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料并提 供晶体管的源极端或漏极端。 在一些实施例中，至少一个平面维度基本上垂直于半导体衬底的形成有晶体管的 平面。该装置可进一步包括沉积在沟道层上且与沟道层外延耦合的外延膜，该外延膜被配 置为在至少一个平面维度上包围沟道层的纳米线材料并被设置在沟道层的纳米线材料和 触点的材料之间。 在一些实施例中，沟道层的纳米线材料包括N-型或P-型半导体材料，且外延膜包 括III-V族半导体材料且具有从50埃到1000埃的厚度。 在一些实施例中，沟道层与隔离层外延耦合，沟道层的纳米线材料包括锗（Ge)，夕卜 延膜包括选自由锗硅（SiGe)、锗（Ge)和锗锑化物（，GeSb)组成的组中的P-型半导体材料， 且该隔离层包括锗硅（SiGe)。 在一些实施例中，隔离层是第一隔离层，且沟道层是第一沟道层。该装置可进一步 包括形成在第一沟道层上的第二隔离层和包括纳米线材料的形成在第二隔离层上的第二 沟道层，其中触点与第二沟道层耦合且配置为在至少一个平面维度上包围第二沟道层的纳 米线材料。 在一些实施例中，触点是源极端。该装置可进一步包括与第一沟道层和第二沟道 层耦合的漏极端，该漏极端被配置为在至少一个平面维度上包围第一沟道层的纳米线材料 和第二沟道层的纳米线材料；以及与第一沟道层和第二沟道层耦合的栅极，该栅极被设置 在源极端和漏极端之间且被配置成控制晶体管的在源极端和漏极端之间的电流。 在一些实施例中，半导体衬底包括硅（Si)，并且漏极端和源极端包括金属。该装置 可进一步包括在第二沟道层上形成的层间电介质（ILD)。该装置可进一步包括在半导体衬 底上形成的缓冲层，其中该缓冲层设置在半导体衬底和隔离层之间。 根据不同的实施例，本专利技术描述了一种方法，包括提供半导体衬底；在半导体衬底 上沉积隔离层；在隔离层上沉积沟道层，该沟道层为晶体管提供沟道；以及形成与沟道层 耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的材料且提供晶体管的源 极端或漏极端。在一些实施例中，至少一个平面维度基本垂直于半导体衬底的其上形成晶 体管的平面。 该方法可进一步包括在半导体衬底上沉积缓冲层，其中该缓冲层被设置在半导体 衬底和隔离层之间。在一些实施例中，沉积沟道层包括在隔离层上外延沉积沟道层。在一 些实施例中，形成触点包括使用蚀刻工艺选择性地去除隔离层的材料，并沉积金属以替代 隔离层的被选择性去除的材料，从而形成触点。在一些实施例中，形成触点进一步包括在沉 积金属以形成触点之前，在沟道层上外延沉积外延膜，该外延膜被配置为在至少一个平面 维度上包围沟道层的材料且被设置在沟道层的材料和触点的材料之间。 在一些实施例中，外延膜包括P-型材料，沟道层的材料包括锗（Ge)纳米线材料， 且隔离层包括锗硅（SiGe)。 在一些实施例中，该隔离层是第一隔离层，且该沟道层是第一沟道层。该方法进一 步包括在第一沟道层上沉积第二隔离层且在第二隔离层上沉积第二沟道层，其中触点与第 二沟道层耦合且被配置为在至少一个平面维度上包围第二沟道层的材料。 在一些实施例中，触点是源极端。该方法可进一步包括形成与第一沟道层和第二 沟道层耦合的漏极端，该漏极端被配置为在至少一个平面维度本文档来自技高网...

【技术保护点】
一种装置，包括：半导体衬底；隔离层，其形成在所述半导体衬底上；包括纳米线材料的沟道层，其在所述隔离层上形成以为晶体管提供沟道；以及与所述沟道层耦合的触点，所述触点被配置为在至少一个平面维度上包围所述沟道层的纳米线材料以为所述晶体管提供源极端或漏极端。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：R·皮拉里塞泰，B·舒金，W·拉赫马迪，V·H·勒，G·杜威，N·慕克吉，M·V·梅茨，H·W·田，M·拉多萨夫列维奇，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US