一种具有存储控制器的DRAM制造技术

本发明专利技术公开了一种具有存储控制器的DRAM，外部数据总线与系统数据线相连接，内部先与ECC检验和纠错模块相连接后，再与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，DRAM参数存储模块通过独立的数据接口与系统相连接；外部地址总线对外与系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。通过增加了ECC检验、纠错模块和地址重映射模块，利用地址重映射模块上连接的DRAM存储ECC检验和纠错信息，整体上降低了DRAM的不良率。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种具有存储控制器的DRAM，外部数据总线与系统数据线相连接，内部先与ECC检验和纠错模块相连接后，再与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，DRAM参数存储模块通过独立的数据接口与系统相连接；外部地址总线对外与系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。通过增加了ECC检验、纠错模块和地址重映射模块，利用地址重映射模块上连接的DRAM存储ECC检验和纠错信息，整体上降低了DRAM的不良率。【专利说明】
本专利技术涉及信息存储领域，尤其涉及一种带有新型存储控制器的具有高可靠性的 DRAM。 -种具有存储控制器的DRAM
技术介绍
DRAM制程工艺的发展，在降低单位cell (存储单元）的成本的同时，DRAM本身的 可靠性也越来越差。目前DRAM制程工艺已经发展到了 2X nm时代，后续将会继续想IX nm 甚至更小的制程工艺发展。随着制程工艺越来越小，DRAM cell的可靠性会越来越低；在 DRAM的生产过程中，由于杂质污染等原因导致坏cell出现的概率也越来越高。这将导致当 前正在使用的DRAM冗余和替换方式不再具有可持续性，原因是复杂性太高，成本也将不可 接受。 当前的DRAM冗余和替换方式，DRAM的存储整列分为WL和BL，每个WL和BL的交 叉点为一个cell，可以存储lbit数据。每个DRAM的硅片都会冗余增加一些备用WL和BL 的存储空间，替换只能整条WL或BL进行替换，而且这些冗余空间对于用户是不可见、也不 可操作的。DRAM的硅片生产出来后，测试设备会对每个cell进行测试，找出所有坏的cell， 判断这些坏cell处于那个WL和BL，并利用备用的WL或BL对这些存在坏cell的WL和BL 进行替换。 这种替换方式相对比较简单，但是一个WL或BL存在一个坏cell就要替换整条WL 或BL，随着DRAM制程工艺的发展，出现坏cell的情况将越来越多，这就导致用于备份的WL 和BL需要非常多，而且这些用于备份的WL和BL本身存在坏cell的概率也在增加。所有 随着DRAM制程工艺的发展，这种简单的把所有坏cell都替换掉的方式必将不可持续。 现有DRAM模组和系统或者没有考虑DRAM制程工艺的影响，或者只在系统上进行 简单的ECC校验，对于整个DRAM模组和系统的可靠性还主要依靠 DRAM本身。有以下两种 方法： A)普通DRAM模组，简单的将DRAM颗粒组成系统对模组要求的64bit组合。只要 有任何一个一个DRAM颗粒中的一个cell出错，就将导致系统从DRAM系统读出的数据出 错。 B)LRDIMM模组，利用一个存储控制器将多个DRAM组合成一个72bit的DRAM模组， 系统利用这多出来的8bit作为ECC校验，提升DRAM系统的可靠性。但是这种做法对DRAM 的要求还是很高，同时又增加了系统的负担；对多于一个bit的错误也将无能为力。
技术实现思路
针对以上缺陷，本专利技术目的在于提出了一种具有存储控制器的DRAM，利用该存储 控制器对连接在其上面的DRAM进行管理和使用，为计算机系统提供无错误的DRAM存储环 境。 为了实现上述目的，本专利技术提供了一种具有存储控制器的DRAM，包括主数据DRAM 模组和存储控制器，其特征在于所述存储控制器包括延时模块、ECC检验和纠错模块、地址 重映射模块、DRAM参数存储模块、外部数据总线、外部地址总线和外部命令总线，外部数据 总线对外与待连接的系统数据线相连接，内部先与ECC检验和纠错模块相连接后，再与主 数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对 读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，内部至少 存储地址重映射信息、DRAM的时序信息和DRAM的容量信息，DRAM参数存储模块通过独立的 数据接口与待连接的系统相连接；外部地址总线对外与待连接的系统地址线相连接，内部 先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令 总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。 所述的具有存储控制器的DRAM，其特征在于所述的地址重映射信息在DRAM生产 时，通过检测工具检测主数据DRAM内部发生损坏的DRAM模组，并记录发生损坏的地址，并 设置替换的DRAM模组地址，生成出厂的地址重映射信息和DRAM的容量信息。 所述的具有存储控制器的DRAM，其特征在于在DRAM上电时系统进行DRAM自检，自 动检测主数据DRAM内部发生损坏的DRAM模组，并记录发生损坏的地址，并设置替换的DRAM 模组地址，更新使用过程中产生的损坏的DRAM模组的地址重映射信息，同时更新DRAM的容 量信息。 所述的具有存储控制器的DRAM，其特征在于在DRAM实际使用中，当ECC检验和纠 错模块发现DRAM模组的数据错误位超过ECC纠错算法所能纠错的位数时，则判定该DRAM 模组为发生损坏的DRAM模组，触发地址重映射模块，并记录发生损坏的地址，并设置替换 的DRAM模组地址，更新使用过程中产生的损坏的DRAM模组的地址重映射信息，同时更新 DRAM的容量信息。 所述的具有存储控制器的DRAM，其特征在于DRAM参数存储模块通过I2C接口与待 连接的系统相连接。 所述的具有存储控制器的DRAM，其特征在于在还包括地址/命令接收器、地址/命 令发送器、主机数据收发器和DRAM数据收发器，用于对发送和接收的信号进行整形，提高 信号质量。。 本专利技术在现有DRAM的基础上，增加了 ECC检验和纠错模块，同时增加了 DRAM的地 址重映射模块，利用冗地址重映射模块上连接的DRAM存储ECC检验和纠错信息，整体上提 高DRAM模组的整体可靠性水平降低了 DRAM的不良率。 【专利附图】【附图说明】 图1是具有存储控制器的DRAM的系统框图。 【具体实施方式】 下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于 本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本专利技术保护的范围。 图1是具有存储控制器的DRAM的系统框图，包括主数据DRAM模组9和存储控制 器，所述存储控制器包括延时模块7、ECC检验和纠错模块8、地址重映射模块6、DRAM参数 存储模块5、外部数据总线4、外部地址总线2和外部命令总线1，外部数据总线4对外与待 连接的系统数据线相连接，内部经过主机数据收发器13先与ECC检验和纠错模块8相连接 后，再通过DRAM数据收发器11与主数据DRAM模组9的数据线相连接，ECC检验和纠错模块 8包括ECC编码模块和ECC解码模块，ECC编码模本文档来自技高网...

【技术保护点】
一种具有存储控制器的DRAM，包括主数据DRAM模组和存储控制器，其特征在于所述存储控制器包括延时模块、ECC检验和纠错模块、地址重映射模块、DRAM参数存储模块、外部数据总线、外部地址总线和外部命令总线，外部数据总线对外与待连接的系统数据线相连接，内部先与ECC检验和纠错模块相连接后，再与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，内部至少存储地址重映射信息、DRAM的时序信息和DRAM的容量信息，DRAM参数存储模块通过独立的数据接口与待连接的系统相连接；外部地址总线对外与待连接的系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈宏彬，安辉，
申请(专利权)人：记忆科技深圳有限公司，
类型：发明
国别省市：广东;44