本发明专利技术涉及具有高的有效维持电压的静电放电（ESD）钳位电路。在一些实施例中，集成电路能包括:操作地耦接到第一电压总线（升压）和参考总线（VSS）的触发电路;包括操作地耦接到第二电压总线的阳极端的二极管，所述第二电压总线与第一电压总线不同;包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极以及操作地耦接到所述参考总线的源极的晶体管；以及操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线的输入/输出（I/O）单元。
【技术实现步骤摘要】
【专利摘要】本专利技术涉及具有高的有效维持电压的静电放电（ESD）钳位电路。在一些实施例中，集成电路能包括:操作地耦接到第一电压总线（升压）和参考总线（VSS）的触发电路;包括操作地耦接到第二电压总线的阳极端的二极管，所述第二电压总线与第一电压总线不同;包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极以及操作地耦接到所述参考总线的源极的晶体管；以及操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线的输入/输出（I/O）单元。【专利说明】具有高的有效维持电压的静电放电(ESD)钳位电路
本公开通常涉及电子装置，更具体地说涉及静电放电(ESD)钳位电路。
技术介绍
集成电路(IC)和其它半导体装置对静电放电(ESD)事件敏感。一般来说，ESD事件起因于先前带电的物体或人的快速放电，这将产生短持续时间的高电流脉冲。例如，携带即使是相对较小的电荷的人在不经意间触及IC的电气端子的时候，也可能会导致IC内部组件的彻底失效。此外，在某些情况下，由ESD引起的退化可能影响IC的长期可靠性。 为了防止ESD事件，可以给IC提供促进静电放电的安全耗散的电路。ESD保护电路的例子是N型金属氧化物半导体(NMOS)或P型MOS (PMOS)钳位器。在存在ESD事件的情况下，钳位器被配置为变成导电的，并使过量的电流流至地。 然而，本专利技术人已指出传统的ESD保护电路在某些情况下易于失效。例如，通常在半导体制造期间广泛使用的超负荷烧进(Burn-1n (BI))处理过程可能导致ESD钳位器中的电气过载(EOS)损害。其它EOS条件(例如，有噪声的电源环境等等)也可能会对ESD保护电路性能产生负面影响。 概述 根据本公开的一个方面，提供了一种集成电路，包括:触发电路，操作地耦接到第一电压总线和参考总线；二极管，其包括操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线；晶体管，其包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极；以及输入/输出(I/o)单元，其操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线。 根据本公开的另一方面，提供了一种静电放电(ESD)保护电路，包括:ESD钳位器，其包括与二极管串联的晶体管；以及触发电路，被配置以将所述晶体管的栅极-源极电压设置为大于所述晶体管的漏极-源极电压值的值。 【专利附图】【附图说明】 本专利技术通过举例的方式说明并不受附图限制，在附图中类似的参考符号表示相同的元素。附图中的元素是为了简便以及清晰起见而示出的，并且并不必然按比例绘制。 图1是示出了根据一些实施例的具有用于输入/输出(I/O)单元的静电放电(ESD)保护的集成电路(IC)的例子的图。 图2是根据一些实施例的ESD钳位电路的电路图。 图3是示出了根据一些实施例的ESD钳位电路的增加的有效维持电压的曲线图。 图4和图5是示出了 “现有技术”ESD钳位电路的操作的电路图。 图6是示出了根据一些实施例的ESD钳位电路的操作的电路图。 图7和图8是示出了根据一些实施例的并行ESD钳位电路组件的电路图。 图9和图10是根据一些实施例的ESD钳位器的图。 图11是根据一些实施例的具有一个或多个电子芯片的装置的印刷电路板(PCB)的例子的图。 【具体实施方式】 公开了具有高的有效维持电压的升压静电放电(ESD)钳位电路。正如在此所使用的，术语“维持电压”或“Vh()ld”指最低的漏极-源极(VDS)电压，在该电压，一旦金属-氧化物-半导体(MOS)晶体管被接通其将维持双极传导。由于术语Vtold通常被应用于从单一装置形成的ESD钳位，因此在此使用术语“有效Vhtjld”来描述由彼此串联耦接的两个或更多个组件形成的ESD钳位器的Vhtjld。 在一些实施例中，可以使用η沟道MOS (NMOS)或ρ沟道MOS (PMOS)晶体管爱保护集成电路(IC)免受ESD事件影响。在存在这种ESD事件的情况下，并且当IC未通电的时候，MOS晶体管可以以双极击穿操作为寄生双极结型晶体管(BJT)，从而晶体管的表面传导切换为通过体(bulk)的双极传导。在这些情况下，晶体管的漏极充当集电极，衬底充当基极，并且源极充当发射极，例如，形成能够将大的ESD电流耗散至地的NPN晶体管。 在IC的供电的操作期间，ESD钳位晶体管也可能进入双极击穿。然而，在这种模式下，击穿可以导致持续双极传导状态，从而导致加热，其最终导致ESD钳位电路的损坏。这样的损坏可能会发生在，例如，半导体制造的超负荷烧进(BI)过程、在半导体装置在有噪声的电源环境中的操作期间、或更通常的，在宽范围的电气过载(EOS)情况下。 正如这里所使用的，术语“超负荷烧进”指训练1C、芯片、板、或装置的部件的过程，通过在制造期间或就在制造之后，并且在1C、芯片、板、或装置被放置到现场之前，对其施加各种不同电信号来进行所述训练。术语“电气过载”更通常是指，由于1C、电子芯片、板、或装置经受比其规范或设计中规定的大的电流或电压而可能造成的对1C、电子芯片、板、或装置的损害的情况。 例如，在BI过程期间，6V可以被施加于标称5V的电源总线延长的时段。如果在ESD钳位器内的MOS晶体管具有等于或小于6V的维持电压(Vhtjld),那么大到足以以双极传导方式接通晶体管的任何噪声尖峰可以导致双极性模式下的持续操作，即使当电源电压返回到正常的6V BI电压时也是如此。更通常的，前述可能在Vtold小于或等于BI电压的任何情况下发生。所产生的通过ESD钳位器的连续高电流可能会损坏钳位器本身。在某些情况下，当用作ESD钳位器的MOS晶体管的Vtold低于正常电源电压时，这些具有所产生的毁坏性故障的事件也可能在IC的正常供电操作期间发生。 因此，在一些实施例中，可以通过添加与MOS晶体管串联的二极管来增加ESD钳位器的有效vtold。在一些实施中，所添加的二极管可以增加有效Vhtjld，其保护MOS晶体管免于对于延长的时段保持在双极击穿。 此外，为了补偿ESD钳位器在ESD事件期间减小的传导(由于添加与MOS晶体管串联的二极管造成的)，可以提供升压(boost)电路以过驱动MOS晶体管的栅极，以使得MOS晶体管的栅极-源极电压(Vgs)大于它的漏极-源极电压(Vds)。在一些实施例中，升压电路可以增加MOS晶体管的传导，从而使得能够通过使用合理的布局面积实现目标ESD性能和较高的ESD钳位有效Vhtjld。 参照图1，图1示出了根据一些实施例的具有用于I/O单元的ESD保护的IC的例子。如图所示，IC10包括衬底101、中央处理单元(CPU)102和多个外围部件，诸如，存储器控制器104和高速缓存106。IC100还包括多个I/O单元，以从IC100外部的组件接收信号或将信号提供给IC100外部的组件。在这种情况下，所述多个I/O单元在第一 I/O单元库108和第二 I/O单元库110中实现。第一 I/O单元库108包括被设置在衬底101处的I/O单元111-123，第二 I/O单元库110包括被设置本文档来自技高网...
【技术保护点】
一种集成电路，包括：触发电路，操作地耦接到第一电压总线和参考总线;二极管，其包括操作地耦接到第二电压总线的阳极端，所述第二电压总线不同于所述第一电压总线;晶体管，其包括操作地耦接到所述触发电路的输出端的栅极、操作地耦接到所述二极管的阴极端的漏极、以及操作地耦接到所述参考总线的源极；以及输入/输出（I/O）单元，其操作地耦接到所述第一电压总线、所述第二电压总线和所述参考总线。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：M·埃瑟顿，A·P·格德曼，R·S·鲁思，J·W·米勒，M·S·莫萨，M·A·斯托金戈，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。