本发明专利技术公开了存储装置和存储管理方法。其中，该存储装置包括：检测单元、存储单元、更新单元和确定单元。检测单元，被配置为检测非易失性存储器的劣化因素；存储单元，被配置为保存寿命推测值；更新单元，被配置为基于由该检测单元所检测的该劣化因素更新该寿命推测值；以及确定单元，被配置为使用由该更新单元所更新的该寿命推测值，以产生通知信号。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了。其中，该存储装置包括：检测单元、存储单元、更新单元和确定单元。检测单元，被配置为检测非易失性存储器的劣化因素；存储单元，被配置为保存寿命推测值；更新单元，被配置为基于由该检测单元所检测的该劣化因素更新该寿命推测值；以及确定单元，被配置为使用由该更新单元所更新的该寿命推测值，以产生通知信号。【专利说明】相关申请的交叉参考本申请要求于2013年4月30日提交的日本在先专利申请JP2013-094963的利益，其全部内容通过引用并入本文。
本专利技术涉及应用于非易失性存储器，例如非易失性半导体存储器的。
技术介绍
近年来，非易失性半导体存储器的价格日益降低，并且非易失性半导体存储器被用于一个又一个的目的。作为目的之一，设想非易失性半导体存储器包含在塑料介质中并被用作过去的磁带介质的替代品。 作为非易失性存储器之一，磁存储装置(硬盘、磁带等)是已知的。例如，在广播站、数据中心等中，磁带介质用于数据的长期存储。在磁带介质中，对于劣化，推测劣化状态并且已经劣化的磁带介质必须被拷贝到新的磁带介质。然而，如果有大量的卷，那么存在一个问题，即该任务需要大量的时间和精力。 另外设想，替代磁带介质，非易失性半导体存储器被包含在盒中，并以与磁带盒相同的方式来使用。近年来，非易失性半导体存储器的价格一直在迅速降低。此外，当使用非易失性半导体存储器时，昂贵的驱动装置对于读取来说是不必要的，并且仅通过将接口连接到电源，就可以执行写入和读取。
技术实现思路
然而，存在非易失性半导体存储器劣化的问题。具体地，近年，半导体工艺微型化的进步，并且在非易失性半导体存储器价格下降的同时，出现了可靠性降低的问题。具体地，在实现低成本的多值NAND闪存中，反复执行重写后的数据保持时间缩短。在使用该存储器的产品中，数据损坏发生的可能性增加。 例如，日本专利申请特开号HEI8-241599和日本专利翻译公布号2010-500699各公开了非易失性半导体存储器的劣化检测方法。在日本专利申请特开号HEI8 - 241599中，在非易失性半导体存储器中，设置了存储写入次数的写入次数存储单元，写入次数的设定值和实际的写入次数相互比较，当超过设定值时，发出警告。日本专利翻译公布号2010-500699公开了设置有阶段的存储设备，在一个阶段上从存储阵列中读取包括多个扇区的页，在一个阶段上确定多个扇区的每个是否均包括允许数量范围内的错误，以及在一个阶段上当多个扇区每个均包括允许范围内的错误时，提供成功指示器。 在日本专利申请特开号HEI8-241599和日本专利翻译公布号2010-500699中，控制装置(计算机)访问非易失性半导体存储器，读取写入次数或错误，从而由控制装置确定劣化度。因此，在非易失性半导体存储器没有连接到控制装置的状态下，例如，在如上所述将非易失性半导体存储器与存储器保存在盒中的情况下，存在一个问题，即可能无法检测劣化。 鉴于上述情况，期望提供即使在控制装置等难以执行访问的状态下，也能够检测劣化的一种。 根据本专利技术的实施方式，提供了一种存储装置，包括:检测单元、存储单元、更新单元和确定单元。 检测单元被配置为检测非易失性存储器的劣化因素。 存储单元被配置为保存寿命推测值。 更新单元被配置为在由检测单元所检测的劣化因素的基础上更新寿命推测值。 确定单元被配置为使用由更新单元所更新的寿命推测值，以产生通知信号。 根据本专利技术，即使在非易失性存储器未连接到计算机的状态下，也能够检测到非易失性存储器的劣化。例如，在连接到计算机的状态下，寿命推测值根据重写次数来确定，并且所确定的寿命推测值被保存在存储单元中。在没有被连接到计算机的状态下，检测诸如温度的劣化因素，并根据所检测的温度更新寿命推测值。在更新的寿命推测值小于预定值的情况下，向用户产生通知信号。 鉴于对如附图所示的其最佳模式实施方式的如下详细描述，本专利技术的这些和其他目的、特征和优点将会变得更加明显。 【专利附图】【附图说明】 图1是用于说明非易失性半导体存储器的劣化的示图； 图2是示出本专利技术的实施方式的电气结构的方框图； 图3是示出接口电路的示例的结构的方框图； 图4是示出非易失性半导体存储介质的示例的结构的方框图； 图5是示出闪存的内部结构的示例的方框图； 图6是示出预期寿命表的示例的示图； 图7是用于说明控制器在写入闪存时执行处理的流程图；以及 图8是用于说明检查非易失性半导体存储介质状态的处理的流程图。 【具体实施方式】 下面将要描述的本专利技术的实施方式是本专利技术期望的具体实例，并在技术上给出了期望的各种限制。然而，在下面的描述中，除非给出了限制本专利技术的描述，否则本专利技术并不限于这些实施方式。 将按照以下顺序进行说明。 〈1.闪存的劣化〉 <2.一个实施方式〉 <3.其它实施方式> 〈4.修改例〉 〈1.闪存的劣化〉 在一个实施方式中，作为非易失性半导体存储器的实例，使用NAND闪存。作为除了 NAND闪存之外的非易失性半导体存储器，NOR闪存、EEPR0M(电可擦除可编程ROM)、磁阻RAM(随机存取存储器)、电阻随机存取存储器、相变存储器等也适用于本专利技术。进一步地，除了半导体存储器之外的非易失性存储器，如强电介质存储器等也适用于本专利技术。 在NAND闪存中，发生随着重写次数增加而数据保持保证时间变短这样的劣化。此夕卜，温度越高，数据保持保证时间变得越短。图1是示出了在闪存的重写次数、其数据保持保证时间与温度之间的关系的示意图。在图1中，虚线表示25°C温度下数据保持保证时间的变化，而实线表示85°C温度下数据保持保证时间的变化。以这种方式，数据保持保证时间，即保证存储器中数据的稳定保持的期间，随着重写次数增加而减小，并根据周围温度而变化。具体地，温度越高，数据保持保证时间变得越短。 <2.一个实施方式〉 (存储装置的结构) 图2是示出了本专利技术的实施方式的电气结构的示图。例如，在盒中，存储非易失性半导体存储器及其外围电路，从而构成非易失性半导体存储介质。多个非易失性半导体存储介质I1至In (当介质不必彼此特别区分时，简称为非易失性半导体存储介质I)通过接口电路S1至3n(当电路不必彼此特别区分时，简称为接口电路3)被连接到主机2。 主机2执行整个系统的总体控制。在非易失性半导体存储介质I和主机2之间，通过光纤执行数据的输入和输出以及电力供给。三根光纤被用于每一个非易失性半导体存储介质I。来自主机2的信息被传输到接口电路3。在接口电路3中，按照来自主机2的命令，命令内容与记录和再生数据被转换为串行数据，并通过光纤30和光纤31与非易失性半导体存储介质I进行传输。此外，接口电路3将操作非易失性半导体存储介质I的必要电能(例如，约2W)转换成光能，并通过光纤32传输所述光能。 在主机2控制多个非易失性半导体存储介质I的情况下，由对应于相应的非易失性半导体存储介质I的接口电路3执行控制的切换。 接口电路3，例如，接口电路S1被配置成如图3所示。其它接口电路32至3,与接口电路31具有相同的结构。传输到主机2和从主机2接收到的信息被输入到控制逻辑本文档来自技高网...
【技术保护点】
一种存储装置，包括：检测单元，被配置为检测非易失性存储器的劣化因素；存储单元，被配置为保存寿命推测值；更新单元，被配置为基于由所述检测单元所检测的所述劣化因素更新所述寿命推测值；以及确定单元，被配置为使用由所述更新单元所更新的所述寿命推测值，以产生通知信号。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小林诚司，久保毅，安井道明，高沢丈晴，后藤尚史，
申请(专利权)人：索尼公司，
类型：发明
国别省市：日本;JP
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