公开了一种FinFET及其制造方法。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。
【技术实现步骤摘要】
【专利摘要】公开了一种。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。【专利说明】
本专利技术属于半导体器件领域，更具体地涉及。
技术介绍
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。FinFET包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的至少两个侧面包围沟道区(即双栅结构或三栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。 在批量生产中，与使用SOI晶片相比，使用块状的半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。 图1示出常规的FinFETlOO的分解透视图。FinFETlOO包括在半导体衬底101中形成的穿通阻止层(punch-through-stopper layer) 102,以及位于穿通阻止层102上的至少一个半导体鳍片103。半导体鳍片103与栅极电介质110和栅极导体111组成的栅叠层相交。在半导体鳍片103的一部分长度上，栅极导体111覆盖半导体鳍片103的顶部表面和两个侧面的至少一部分。栅极电介质110将栅极导体111和半导体鳍片103隔开。 在半导体鳍片103的两端掺杂形成源/漏区104。源/漏接触106分别与源/漏区104接触。源/漏接触106例如与栅极导体111平行延伸。与栅极导体111类似，源/漏接触106覆盖源/漏区104的顶部表面和两个侧面的至少一部分。源/漏接触106与穿通阻止层102之间由第一绝缘层105隔开。源/漏接触106例如可以是填充第二绝缘层120的开口的导电材料。栅极导体111例如沿着与半导体鳍片103的长度方向大致垂直的方向延伸。在栅极导体111的侧面可以形成栅极侧墙112，用于将栅极导体111与FinFET200的其他部分电隔离。 源/漏区104与下方的穿通阻止层102掺杂类型相反，在穿通阻止层102和源/漏区104之间形成PN结，以阻断源区和漏区之间的漏电流路径。然而，如果PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的上方(此时称为浅PN结)，则源/漏接触106可能使得源/漏区104与穿通阻止层102之间短接，仍然可能形成漏电流路径。因此，在常规的FinFETlOO中，应当形成深PN结，即PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的下方(此时称为深PN结)。 然而，深PN结产生新的问题。如果穿通阻止层102的掺杂浓度过低，由于FinFET的栅长较短，可能出现源区和漏区之间的击穿。反之，如果穿通阻止层102的掺杂浓度过高，贝1J可能出现带间隧穿(band-to-band tunneling),导致PN结自身的漏电流较大。 因此，期望在抑制FinFET的漏电流的同时可以改善工艺裕度和提高可靠性。
技术实现思路
本专利技术的目的是提供一种改善电性能的。 根据本专利技术的一方面，提供一种FinFET，包括:半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及分别与源区和漏区相接触的源接触和漏接触，其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。 优选地，所述FinFET还包括位于半导体鳍片的两侧的第一绝缘层，所述第一绝缘层的顶部表面低于所述半导体鳍片的顶部表面，并且所述第一绝缘层将栅叠层与穿通阻止层隔开。 优选地，所述FinFET还包括位于所述源区的侧面的所述至少一部分上的源侧墙，以及，位于所述漏区的侧面的所述至少一部分上的漏侧墙。 优选地，所述FinFET为N型FinFET。 优选地，所述FinFET还包括位于第一绝缘层上的第二绝缘层，其中，所述源接触和所述漏接触分别形成在第二绝缘层的开口中，并且第二绝缘层与所述源区的侧面的所述至少一部分以及所述漏区的侧面的所述至少一部分接触。 优选地，所述FinFET还包括从半导体鳍片的顶部表面和侧面生长的外延半导体层，所述外延半导体层横向扩展，并且所述源接触和所述漏接触分别与外延半导体层接触。 优选地，在所述FinFET中，所述外延半导体层具有近似菱形的截面形状，并且，所述外延半导体层的顶部表面是外延生长的自由表面。 优选地，所述FinFET为P型FinFET。 优选地，在所述FinFET中，所述源区和所述漏区由硅组成，以及所述外延半导体层由硅锗组成。 优选地，在所述FinFET中，选择所述源接触和所述漏接触的材料，在沟道区中产生应力以提闻载流子的迁移率。 优选地，在所述FinFET中，选择所述源侧墙和所述漏侧墙的材料，在沟道区中产生应力以提闻载流子的迁移率。 优选地，在所述FinFET中，选择所述源接触和所述漏接触的材料，在沟道区中产生应力以提闻载流子的迁移率。 优选地，在所述FinFET中，选择所述外延半导体层的材料和/或掺杂剂，在沟道区中产生应力以提高载流子的迁移率。 优选地，在所述FinFET中，所述源区和所述漏区分别与所述穿通阻止层形成PN结的位置高于所述栅极导体的底部表面。 优选地，在所述FinFET中，所述栅极导体沿着与所述半导体鳍片的长度方向大致垂直的方向延伸。 优选地，所述FinFET还包括位于所述栅极导体的侧面上的栅极侧墙。 根据本专利技术的另一方面，提供一种制造FinFET的方法，包括:通过第一离子注入，在半导体衬底中形成第一掺杂类型的穿通阻止层和位于穿通阻止层上方的上部半导体层；将上部半导体层图案化成半导体鳍片；形成与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中，形成第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及形成分别与源区和漏区相接触的源接触和漏接触，其中，所述源接触与所述源区本文档来自技高网...
【技术保护点】
一种FinFET，包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及分别与源区和漏区相接触的源接触和漏接触，其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。
【技术特征摘要】
【专利技术属性】
技术研发人员：李迪，
申请(专利权)人：唐棕，
类型：发明
国别省市：湖南;43
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