半导体器件及其制造方法技术

一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极-漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件及其制造方法
本专利技术涉及半导体器件及其制造方法，例如，能够适合用于具有MISFET的半导体器件及其制造方法。
技术介绍
在衬底上隔着栅极绝缘膜而形成栅电极，并在衬底上形成源极-漏极区域，由此形成MISFET。另外，还有一种在衬底上使源极-漏极用的外延层生长来形成MISFET的技术。在日本特开2000-277745号公报(专利文献1)中，公开了一种关于使用了SOI衬底的双栅极MOSFET的技术。在日本特开2007-165665号公报(专利文献2)中，在Si衬底上形成有p沟道型MISFET。而且，还公开了一种在p沟道型MISFET的成为源极及漏极的区域内形成槽、并在该槽内通过外延生长法埋入SiGe层的技术。现有技术文献专利文献专利文献1：日本特开2000-277745号公报专利文献2：日本特开2007-165665号公报
技术实现思路
当在衬底上形成源极-漏极用的半导体层时，对于使用例如外延生长法等形成有MISFET的半导体器件，也期望尽可能地使性能提高。或者，期望使半导体器件的可靠性提高。或者，期望同时实现该双方。其他课题和新的特征可以从本说明书的记述及附图得以明确。根据一实施方式，半导体器件在衬底上形成有源极-漏极用的半导体层，且栅电极的栅长方向上的端部搭在所述半导体层上。另外，根据一实施方式，关于半导体器件的制造方法，在衬底上形成了虚拟栅极之后，在所述衬底上通过例如外延法形成源极-漏极形成用的半导体层，然后，在所述虚拟栅极的侧壁上形成侧壁膜。然后，在以覆盖所述虚拟栅极的方式在所述衬底上形成绝缘膜之后，使所述虚拟栅极的上表面露出。接着，在除去所述虚拟栅极及所述侧壁膜而形成的槽内，隔着栅极绝缘膜形成栅电极。专利技术效果根据一实施方式，能够使半导体器件的性能提高。或者，能够使半导体器件的可靠性提高。或者能够同时实现该双方。附图说明图1是实施方式1的半导体器件的主要部分剖视图。图2是实施方式1的半导体器件的主要部分剖视图。图3是表示实施方式1的半导体器件的制造工序的工序流程图。图4是表示实施方式1的半导体器件的制造工序的工序流程图。图5是实施方式1的半导体器件的制造工序中的主要部分剖视图。图6是接着图5的半导体器件的制造工序中的主要部分剖视图。图7是接着图6的半导体器件的制造工序中的主要部分剖视图。图8是接着图7的半导体器件的制造工序中的主要部分剖视图。图9是接着图8的半导体器件的制造工序中的主要部分剖视图。图10是接着图9的半导体器件的制造工序中的主要部分剖视图。图11是接着图10的半导体器件的制造工序中的主要部分剖视图。图12是接着图11的半导体器件的制造工序中的主要部分剖视图。图13是接着图12的半导体器件的制造工序中的主要部分剖视图。图14是接着图13的半导体器件的制造工序中的主要部分剖视图。图15是接着图14的半导体器件的制造工序中的主要部分剖视图。图16是接着图15的半导体器件的制造工序中的主要部分剖视图。图17是接着图16的半导体器件的制造工序中的主要部分剖视图。图18是接着图17的半导体器件的制造工序中的主要部分剖视图。图19是接着图18的半导体器件的制造工序中的主要部分剖视图。图20是接着图19的半导体器件的制造工序中的主要部分剖视图。图21是接着图19的半导体器件的制造工序中的主要部分剖视图。图22是接着图21的半导体器件的制造工序中的主要部分剖视图。图23是接着图22的半导体器件的制造工序中的主要部分剖视图。图24是接着图20及图23的半导体器件的制造工序中的主要部分剖视图。图25是接着图24的半导体器件的制造工序中的主要部分剖视图。图26是接着图25的半导体器件的制造工序中的主要部分剖视图。图27是接着图26的半导体器件的制造工序中的主要部分剖视图。图28是接着图27的半导体器件的制造工序中的主要部分剖视图。图29是接着图28的半导体器件的制造工序中的主要部分剖视图。图30是第1研究例的半导体器件的主要部分剖视图。图31是第1研究例的半导体器件的主要部分剖视图。图32是第2研究例的半导体器件的制造工序中的主要部分剖视图。图33是接着图32的第2研究例的半导体器件的制造工序中的主要部分剖视图。图34是第2研究例的半导体器件的主要部分剖视图。图35是第2研究例的半导体器件的主要部分剖视图。图36是实施方式1的变形例的半导体器件的主要部分剖视图。图37是实施方式1的变形例的半导体器件的主要部分剖视图。图38是实施方式1的变形例的半导体器件的制造工序中的主要部分剖视图。图39是实施方式2的半导体器件的制造工序中的主要部分剖视图。图40是接着图39的半导体器件的制造工序中的主要部分剖视图。图41是接着图40的半导体器件的制造工序中的主要部分剖视图。图42是接着图41的半导体器件的制造工序中的主要部分剖视图。图43是接着图42的半导体器件的制造工序中的主要部分剖视图。图44是接着图43的半导体器件的制造工序中的主要部分剖视图。图45是接着图44的半导体器件的制造工序中的主要部分剖视图。图46是表示实施方式3的半导体器件的制造工序的工序流程图。图47是表示实施方式3的半导体器件的制造工序的工序流程图。图48是实施方式3的半导体器件的制造工序中的主要部分剖视图。图49是接着图48的半导体器件的制造工序中的主要部分剖视图。图50是接着图49的半导体器件的制造工序中的主要部分剖视图。图51是接着图50的半导体器件的制造工序中的主要部分剖视图。图52是接着图51的半导体器件的制造工序中的主要部分剖视图。图53是接着图52的半导体器件的制造工序中的主要部分剖视图。图54是接着图53的半导体器件的制造工序中的主要部分剖视图。图55是接着图54的半导体器件的制造工序中的主要部分剖视图。图56是接着图55的半导体器件的制造工序中的主要部分剖视图。图57是接着图56的半导体器件的制造工序中的主要部分剖视图。图58是接着图56的半导体器件的制造工序中的主要部分剖视图。图59是接着图58的半导体器件的制造工序中的主要部分剖视图。图60是接着图59的半导体器件的制造工序中的主要部分剖视图。图61是接着图57及图60的半导体器件的制造工序中的主要部分剖视图。图62是接着图61的半导体器件的制造工序中的主要部分剖视图。图63是接着图62的半导体器件的制造工序中的主要部分剖视图。图64是实施方式3的半导体器件的主要部分剖视图。图65是实施方式3的半导体器件的主要部分剖视图。图66是表示实施方式4的半导体器件的制造工序的工序流程图。图67是表示实施方式4的半导体器件的制造工序的工序流程图。图68是实施方式4的半导体器件的制造工序中的主要部分剖视图。图69是接着图68的半导体器件的制造工序中的主要部分剖视图。图70是接着图69的半导体器件的制造工序中的主要部分剖视图。图71是接着图70的半导体器件的制造工序中的主要部分剖视图。图72是接着图71的半导体器件的制造工序中的主要部分剖视图。图73是接着图72的半导体器件的制造工序中的主要部分剖视图。图74是接着图73的半导体器件的制造工序中的主要部分剖视图。图75是接着图74的半导体器件的制造工序中的主要部分剖视图。图76是接着图75的半导体器件的制造工序中的主要部分剖本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，具有MISFET，所述MISFET包括衬底、隔着栅极绝缘膜而形成在所述衬底上的栅电极、和形成在所述衬底上的源极‑漏极用的第一外延层，在所述衬底上，以覆盖所述第一外延层的方式形成有第一绝缘膜，所述栅电极埋入在形成于所述第一绝缘膜上的第一槽内，所述第一外延层的上表面处于比所述栅电极的正下方的所述衬底的上表面高的位置上，在所述MISFET的栅长方向上，所述栅电极的端部位于所述第一外延层上。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，具有MISFET，所述MISFET包括：具有支承衬底、所述支承衬底上的绝缘层、和所述绝缘层上的半导体层的SOI衬底；隔着栅极绝缘膜而形成在所述半导体层上的栅电极；和形成在所述半导体层上的源极-漏极用的第一外延层，在所述半导体层上，以覆盖所述第一外延层的方式形成有第一绝缘膜，所述栅电极埋入在形成于所述第一绝缘膜上的第一槽内，所述第一外延层的上表面处于比所述栅电极的正下方的所述半导体层的上表面高的位置上，在所述MISFET的栅长方向上，所述栅电极的端部位于所述第一外延层上，在所述第一外延层及所述半导体层中，形成有源极或漏极用的半导体区域，所述源极或漏极用的半导体区域具有第一区域、和与所述第一区域邻接且与所述第一区域相比为高杂质浓度的第二区域，所述第一区域的至少一部分位于所述栅电极的正下方。2.根据权利要求1所述的半导体器件，其特征在于，在所述MISFET的栅长方向上，所述第一外延层的侧面倾斜，在所述MISFET的栅长方向上，所述栅电极的所述端部位于所述第一外延层的倾斜的所述侧面上。3.根据权利要求2所述的半导体器件，其特征在于，所述栅极绝缘膜形成在所述第一槽的侧面上及底面上，所述栅电极隔着所述栅极绝缘膜而埋入在所述第一槽内。4.一种具有MISFET的半导体器件的制造方法，其特征在于，具有如下工序：(a)工序，准备SOI衬底，所述SOI衬底具有支承衬底、所述支承衬底上的绝缘层、和所述绝缘层上的半导体层；(b)工序，在所述半导体层上形成虚拟栅极；(c)工序，在所述(b)工序后，以使第一外延层的上表面比所述虚拟栅极的正下方的所述半导体层的上表面高的方式，在所述半导体层上形成源极-漏极形成用的第一外延层；(d)工序，在所述(c)工序后，以处于所述第一外延层上的方式，在所述虚拟栅极的侧壁上形成第一侧壁膜；(e)工序，在所述(d)工序后，以覆盖所述虚拟栅极的方式，在所述半导体层上形成第一绝缘膜；(f)工序，在所述(e)工序后，除去所述第一绝缘膜的一部分而使所述虚拟栅极的上表面露出；(g)工序，在所述(f)工序后，除去所述虚拟栅极及所述第一侧壁膜而形成第一槽；以及(h)工序，在所述(g)工序后，在所述第一槽内隔着栅极绝缘膜而形成栅电极，在所述(c)工序后且在所述(d)工序前，具有(c1)工序，即将所述虚拟栅极作为掩膜而对所述第一外延层及所述半导体层进行离子注入的工序，在所述(d)工序后且在所述(e)工序前，具有(d1)工序，即将所述虚拟栅极和所述第一侧壁膜作为掩...

【专利技术属性】
技术研发人员：山本芳树，槙山秀树，角村贵昭，岩松俊明，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP