基于逐次逼近原理的两级流水线型模数转换器制造技术

本发明专利技术提供一种基于逐次逼近原理的两级流水线型模数转换器，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；其中，所述子流水线级包括：一个6位逐次逼近模数转换器（1）、与所述6位逐次逼近模数转换器连接的放大网络（2）；所述后端模数转换器（3）包括：与所述放大网络的输出连接的一个7位逐次逼近模数转换器；所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出12位数字量化码。本发明专利技术的方案可以降低模数转换器的面积并提高其能耗利用率。

【技术实现步骤摘要】
基于逐次逼近原理的两级流水线型模数转换器
本专利技术涉及模数转换器领域，尤其涉及一种基于逐次逼近原理的两级流水线型模数转换器。
技术介绍
随着通讯、视频等领域的不断发展，对模数转换器(ADC)的性能的要求不断提高，不同类型的ADC在性能方面都有着各自不同的优势，应用于不同的领域。流水线型模数转换器(pipelineADC)由于其在面积、功耗、速度和精度方面具有较好的折中，已经成为高速高精度ADC的主要实现方式。pipelineADC中每级子流水线级由采样保持电路，粗模数转换器，粗数模转换器，求和电路和放大电路组成，其中粗模数转换器由全并行(flash)结构实现，而n位flash结构需要2n-1个比较器，这使得pipelineADC的面积和功耗相对较大。而逐次逼近型模数转换器(SARADC)则因其结构简单、面积小、功耗低等优势，而广泛应用于中等分辨率中低速领域中，n位SARADC只需1个比较器。逐次逼近流水线型模数转换器(SAR-pipelineADC)是将pipelineADC中的flash结构用逐次逼近(SAR)结构替代，并用第一级子流水线级中的SARADC的采样保持网络实现传统pipelineADC的前端采样保持网络功能，虽然降低了整个ADC的速度，但却大大减小了ADC的面积和功耗。
技术实现思路
本专利技术要解决的技术问题是通过提供一种基于逐次逼近原理的两级流水线型模数转换器，降低模数转换器的面积并提高其能耗利用率。为解决上述技术问题，本专利技术的实施例提供一种基于逐次逼近原理的两级流水线型模数转换器，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；其中，所述子流水线级包括：一个6位逐次逼近模数转换器1、与所述6位逐次逼近模数转换器连接的放大网络2；所述后端模数转换器3包括：与所述放大网络的输出连接的一个7位逐次逼近模数转换器；所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出12位数字量化码。其中，所述6位逐次逼近模数转换器1包括：第一差分电容阵列，与所述第一差分电容阵列连接的第一比较器11以及与所述第一比较器11的输出连接的第一逐次逼近控制逻辑12；其中，所述第一差分电容阵列对输入信号进行采样，并将采样结果输入至所述第一比较器11，所述第一比较器11的比较结果输入至所述第一逐次逼近控制逻辑12，实现对输入信号的逐次逼近。其中，所述第一差分电容阵列包括：第一电容阵列和第二电容阵列；所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与所述第一下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接的电容开关；所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与所述第二下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接的电容开关；所述第一比较器11的正极输入端与所述第一上极板连接，负极输入端与所述第二上极板连接；所述第一上极板通过第一自举开关Sp1与正向模拟输入信号Vip连接；所述第二上极板通过第二自举开关Sp2与反向模拟输入信号Vin连接；所述第一差分电容阵列中的两个第一电容均与电源电压VREF连接；所述第一电容阵列和所述第二电容阵列中的电容开关在所述电源电压VREF与接地端之间切换。其中，所述第一比较器11包括：用于将待比较的信号进行预放大的预放大器，与所述预放大器连接的锁存器，所述锁存器的输出经过与非门后得到比较完成信号，用来控制第一逐次逼近控制逻辑和产生第一比较器控制时钟。其中，所述预放大器包括：第一PMOS晶体管M0、第二PMOS晶体管M1、第三PMOS晶体管M2，第一NMOS晶体管M3、第二NMOS晶体管M4；其中，所述第一PMOS晶体管M0的源极连接电源，漏极连接所述第二PMOS晶体管M1、第三PMOS晶体管M2的源极，栅极连接控制时钟Clkc；所述第二PMOS晶体管M1的漏极连接所述第一NMOS晶体管M3的漏极，所述第二PMOS晶体管M1的栅极作为比较器的正极输入端；所述第三PMOS晶体管M2的漏极连接所述第二NMOS晶体管M4的漏极，所述第三PMOS晶体管M2的栅极作为比较器的负极输入端；所述第一NMOS晶体管M3和第二NMOS晶体管M4的源极接地，栅极连接控制时钟Clkc。其中，所述锁存器包括：第三NMOS晶体管M5、第四NMOS晶体管M6、第五NMOS晶体管M7、第六NMOS晶体管M8、第四PMOS晶体管M9、第五PMOS晶体管M10、第六PMOS晶体管M11、第七PMOS晶体管M12；其中，所述第三NMOS晶体管M5的源极接地，所述第三NMOS晶体管M5的漏极与第五NMOS晶体管M7的源极连接，所述第三NMOS晶体管M5的栅极与所述第一NMOS晶体管M3的源极连接；所述第四NMOS晶体管M6的源极接地，所述第四NMOS晶体管M6的漏极与第六NMOS晶体管M8的源极连接，所述第四NMOS晶体管M6的栅极与所述第二NMOS晶体管M4的漏极连接；所述第五NMOS晶体管M7的漏极与第四PMOS晶体管M9的漏极以及第六PMOS晶体管M11的漏极连接，所述第五NMOS晶体管M7的栅极与所述第六PMOS晶体管M11的栅极连接，且与比较器正输出端outn连接；所述第六NMOS晶体管M8的漏极与第五PMOS晶体管M10的漏极以及第七PMOS晶体管M12的漏极连接，所述第六NMOS晶体管M8的栅极与所述第七PMOS晶体管M12的栅极连接，且与比较器负输出端outp连接；所述四PMOS晶体管M9以及第五PMOS晶体管M10的栅极与所述控制时钟clkc的非连接；所述第五NMOS晶体管M7的漏极还与所述比较器正输出端outp连接；所述第六NMOS晶体管M8的漏极还与所述比较器负输出端outn连接。其中，所述第一逐次逼近控制逻辑包括：6个串联连接的第一单元，和所述第一单元一一对应连接的6个第二单元，且6个第二单元串联连接；其中，所述6个串联连接的第一单元构成了一个移位寄存器；所述第一单元的第一输入端均与Valid的非连接，上一个第一单元的输出端均与下一个第一单元的第二输入端连接，第一个第一单元的第二输入端与clks的非连接，最后一个第一单元的输出端同时作为RDY信号；所述第二单元的第一输入端与第一单元的输出端一一对应连接，所述第二单元的第二输入端均与OUT连接，所述第二单元的第一输出端分别与Bn－B1连接，前五个所述第二单元的第二输出端分别与Pn/Nn－P2/N2连接，其中，N为6。其中，第一单元包括：第一、二、三、四、五、六、七、八、九、十晶体管；所述第一晶体管A1、第四晶体管A4、第七晶体管A7和第九晶体管A9的源极与电源VDD连接；第一晶体管A1的漏极与第二晶体管A2的漏极连接，第一晶体管A1的栅极与D端连接；所述第四晶体管A4的漏极与第五晶体管A5的源极连接，第四晶体管A4的栅极与第六晶体管A6的栅极连接，且与第一晶体管A1的漏极连接；所述第七晶体管A7的漏极与第八晶体管A8的漏极连接，第七晶体管A7的栅极与第八晶体管A8的栅极连接，且与第五晶体管A5的漏极连接；所述第九晶体管A9的漏极与第十晶体管A10的源极连接且与Clki连接，本文档来自技高网...

【技术保护点】
一种基于逐次逼近原理的两级流水线型模数转换器，其特征在于，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；其中，所述子流水线级包括：一个6位逐次逼近模数转换器（1）、与所述6位逐次逼近模数转换器连接的放大网络（2）；所述后端模数转换器（3）包括：与所述放大网络的输出连接的一个7位逐次逼近模数转换器；所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出12位数字量化码。

【技术特征摘要】
1.一种基于逐次逼近原理的两级流水线型模数转换器，其特征在于，包括：子流水线级；与子流水线级连接的后端模数转换器；以及分别与所述子流水线级和所述后端模数转换器连接的数字编码电路；其中，所述子流水线级包括：一个6位逐次逼近模数转换器(1)、与所述6位逐次逼近模数转换器连接的放大网络(2)；所述后端模数转换器(3)包括：与所述放大网络的输出连接的一个7位逐次逼近模数转换器；所述7位逐次逼近模数转换器包括：第二差分电容阵列，与所述第二差分电容阵列连接的第二比较器(31)以及与所述第二比较器(31)的输出连接的第二逐次逼近控制逻辑(32)；其中，所述第二差分电容阵列对所述放大网络的输出信号进行采样，并将采样结果输入至所述第二比较器，所述第二比较器的比较结果输入至所述第二逐次逼近控制逻辑，实现对所述放大网络的输出信号的逐次逼近；所述数字编码电路用于将子流水线级以及所述后端模数转换器的输出进行编码，输出12位数字量化码；所述6位逐次逼近模数转换器(1)包括：第一差分电容阵列，与所述第一差分电容阵列连接的第一比较器(11)以及与所述第一比较器(11)的输出连接的第一逐次逼近控制逻辑(12)；其中，所述第一差分电容阵列对输入信号进行采样，并将采样结果输入至所述第一比较器(11)，所述第一比较器(11)的比较结果输入至所述第一逐次逼近控制逻辑(12)，实现对输入信号的逐次逼近。2.根据权利要求1所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在于，所述第一差分电容阵列包括：第一电容阵列和第二电容阵列；所述第一电容阵列包括：第一上极板，第一下极板以及连接在所述第一上极板与所述第一下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接的电容开关；所述第二电容阵列包括：第二上极板，第二下极板以及连接在所述第二上极板与所述第二下极板之间的第一至第六并排排列的电容以及与所述第二至第六电容一一对应连接的电容开关；所述第一比较器(11)的正极输入端与所述第一上极板连接，负极输入端与所述第二上极板连接；所述第一上极板通过第一自举开关(Sp1)与正向模拟输入信号(Vip)连接；所述第二上极板通过第二自举开关(Sp2)与反向模拟输入信号(Vin)连接；所述第一差分电容阵列中的两个第一电容的下极板与电源电压VREF连接；所述第一电容阵列和所述第二电容阵列中的电容开关在所述电源电压VREF与接地端之间切换。3.根据权利要求1所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在于，所述第一比较器(11)包括：用于将待比较的信号进行预放大的预放大器，与所述预放大器连接的锁存器，所述锁存器的输出经过与非门后得到比较完成信号，用来控制第一逐次逼近控制逻辑和产生第一比较器控制时钟。4.根据权利要求3所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在于，所述预放大器包括：第一PMOS晶体管(M0)、第二PMOS晶体管(M1)、第三PMOS晶体管(M2)，第一NMOS晶体管(M3)、第二NMOS晶体管(M4)；其中，所述第一PMOS晶体管(M0)的源极连接电源，漏极连接所述第二PMOS晶体管(M1)、第三PMOS晶体管(M2)的源极，栅极连接控制时钟Clkc；所述第二PMOS晶体管(M1)的漏极连接所述第一NMOS晶体管(M3)的漏极，所述第二PMOS晶体管(M1)的栅极作为比较器的正极输入端；所述第三PMOS晶体管(M2)的漏极连接所述第二NMOS晶体管(M4)的漏极，所述第三PMOS晶体管(M2)的栅极作为比较器的负极输入端；所述第一NMOS晶体管(M3)和第二NMOS晶体管(M4)的源极接地，栅极连接控制时钟Clkc。5.根据权利要求4所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在于，所述锁存器包括：第三NMOS晶体管(M5)、第四NMOS晶体管(M6)、第五NMOS晶体管(M7)、第六NMOS晶体管(M8)、第四PMOS晶体管(M9)、第五PMOS晶体管(M10)、第六PMOS晶体管(M11)、第七PMOS晶体管(M12)；其中，所述第三NMOS晶体管(M5)的源极接地，所述第三NMOS晶体管(M5)的漏极与第五NMOS晶体管(M7)的源极连接，所述第三NMOS晶体管(M5)的栅极与所述第一NMOS晶体管(M3)的漏极直接连接；所述第四NMOS晶体管(M6)的源极接地，所述第四NMOS晶体管(M6)的漏极与第六NMOS晶体管(M8)的源极连接，所述第四NMOS晶体管(M6)的栅极与所述第二NMOS晶体管(M4)的漏极连接；所述第五NMOS晶体管(M7)的漏极与第四PMOS晶体管(M9)的漏极以及第六PMOS晶体管(M11)的漏极连接，所述第五NMOS晶体管(M7)的栅极与所述第六PMOS晶体管(M11)的栅极连接，且与比较器负输出端outn连接；所述第六NMOS晶体管(M8)的漏极与第五PMOS晶体管(M10)的漏极以及第七PMOS晶体管(M12)的漏极连接，所述第六NMOS晶体管(M8)的栅极与所述第七PMOS晶体管(M12)的栅极连接，且与比较器正输出端outp连接；所述第四PMOS晶体管(M9)以及第五PMOS晶体管(M10)的栅极与控制时钟clkc的非连接；所述第五NMOS晶体管(M7)的漏极还与所述比较器正输出端outp连接；所述第六NMOS晶体管(M8)的漏极还与所述比较器负输出端outn连接。6.根据权利要求1所述的基于逐次逼近原理的两级流水线型模数转换器，其特征在于，所述第一逐次逼近控制逻辑(12)包括：6个串联连接的第一单元，和所述第一单元一一对...

【专利技术属性】
技术研发人员：沈易，朱樟明，邱政，刘术彬，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61