减轻同时多状态感测引起的变化制造技术

提供一种用于减轻同时多阈值(SMT)感测可以引起的感测变化的方法和设备。在SMT感测期间，可以使用两个或更多不同偏置条件以同时感测两个不同阈值电压。然而，当使用与用于验证的偏置条件不同的偏置条件读取时，存储器单元的阈值电压偏移可能存在变化。在一个实施例中，使用在SMT验证期间使用的两个(或全部)偏置条件读取每一个编程状态。换句话说，两个(或更多)不同的感测操作用于读取每一个存储器单元。来自这些不同感测操作的数据可以用于计算ECC解码器的初始值(例如，LLR、LR、概率)。在一个实施例中，仅当正常读取失败时执行该技术。

【技术实现步骤摘要】
【国外来华专利技术】用于减轻同时多状态感测引起的变化的存储器及其方法
本公开涉及一种非易失性存储器。
技术介绍
在各种电子设备中使用半导体存储器已变得日益普及。例如，在蜂窝电话、数字照相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪速存储器是最普及的非易失性半导体存储器之一。与传统全功能EEPROM相比，在也是一种EEPROM的闪速存储器的情况下，整个存储器阵列或存储器的一部分的内容可以在一步中被擦除。传统EEPROM和闪速存储器两者都利用位于半导体衬底中的沟道区域上方并与之绝缘的浮置栅极。浮置栅极位于源极和漏极区域之间。控制栅极被提供在浮置栅极上并且与之绝缘。由此形成的晶体管的阈值电压(VTH)由保持在浮置栅极上的电荷量控制。也就是说，在晶体管接通以允许导电之前必须向控制栅极施加的最小电压量由浮置栅极上的电荷电平控制。一些EEPROM和闪速存储器设备具有用于存储两个范围的电荷的浮置栅极，并且因此，可以在两个状态之间编程/擦除存储器元件，例如擦除状态和编程状态。这种闪速存储器设备有时被称为二进制闪速存储器设备，因为每一个存储器元件可以存储一位数据。多状态(也被称为多级)闪速存储器设备通过识别多个不同允许/有效编程阈值电压范围而实现。每一个不同阈值电压范围与编码在存储器设备中的数据位集合的预定值对应。例如，当存储器元件可以被置于与四个不同阈值电压范围对应的四个不同电荷带中的一个中时，每一个存储器元件可以存储两位数据。通常，在编程操作期间施加于控制栅极的编程电压VPGM被施加作为幅度随时间增大的一系列脉冲。在一个可能的方式中，脉冲的幅度随着每一个连续脉冲而增大预定步进大小(stepsize)，例如0.2-0.4V。VPGM可以被施加于闪速存储器元件的控制栅极。在编程脉冲之间的时段中，进行验证操作。也就是说，在连续编程脉冲之间读取并行编程的元件组中的每一个元件的编程电平以确定其是否等于或大于元件被编程的验证电平。对于多状态闪速存储器元件的阵列，可以对于元件的每一个状态执行验证步骤以确定元件是否达到其数据相关联的验证电平。例如，能够将数据存储在四个状态中的多状态存储器元件可能需要对于三个比较点执行验证操作。每个单元存储多位的重要问题在于如果要实现合理的闪速存储器可靠性(例如，循环和数据保留规范)，则编程和读取性能可能显著变慢。降低性能的原因在于为了获得合理的存储器可靠性，需要实现窄的单元电压分布(CVD)。这要求通过使用小的编程步进执行严格控制的编程过程以及在每一个编程脉冲之后验证哪一个单元已达到它们的期望状态。因此，在每一个编程脉冲之后需要验证的增大的编程脉冲数和增大的状态数显著减小了编程速度。通过引用整体合并于此的名称为“SmartVerifyForMulti-StateMemories”的美国专利No.7,073,103描述了用于最小化写序列的每一个编程/验证/锁定步骤的顺序验证操作的数目的过程。最初，在验证阶段期间仅检查选择的存储元件被编程的多状态范围的最低状态。一旦选择的元件中的一个或多个达到第一存储状态，就将多状态的序列中的下一状态添加到验证过程。该下一状态可以在最快元件达到序列中的前面状态时立即被添加，或在若干编程脉冲的延迟之后被添加。将状态添加到在验证阶段中检查的集合在其余整个序列中的多状态的集合继续，直到已添加最高状态。此外，当以较低状态电平为目的的全部选择的存储元件对于那些目标值成功验证并且不会进行进一步编程时，可以从验证集合中移除这些较低状态。注意，该技术可能要求在每一个编程脉冲之后验证多于一个状态。然而，希望进一步的改进。附图说明图1是示出由于SMT感测的单元到单元的变化的表。图2A是NAND串的顶视图。图2B是图2A的NAND串的等效电路图。图2C是描绘三个NAND串的电路图。图3描绘在衬底上形成的NAND串的横截面视图。图4图示可以包括一个或多个存储器裸片(die)或芯片的非易失性存储设备。图5描绘存储器单元阵列的示例结构。图6是单个感测块的框图。图7A描绘其中存在八个状态的存储器单元的状态的示例阈值电压分布。图7B图示当每一个存储器单元存储四位数据时与存储器单元的数据状态对应的示例阈值电压分布。图8A描绘其中每一个存储元件存储两位数据的四状态存储器设备的阈值电压分布的示例集合。图8B描绘在编程操作期间施加于选择的字线的一系列编程和验证脉冲。图9是描述从非易失性存储器单元读取数据的一个实施例的流程图。图10描绘根据一个实施例的可以使用的用于对非易失性存储器的数据进行编码和解码的系统。图11是读取非易失性存储器的过程的一个实施例的流程图。图12是图示用于确定ECC解码器的初始值的过程的一个实施例的流程图。图13A是确定ECC解码器的初始值的过程的一个实施例的流程图。图13B是确定存储元件的校正值的过程的一个实施例的流程图。图13C示出两个阈值分布的部分。图14描述确定ECC的初始值的过程的一个实施例的流程图。图15A是在编程操作期间SMT验证的过程的一个实施例的流程图。图15B是其中使用两个FSENSE的SMT感测的过程的一个实施例的流程图。图16A是图示SMT噪声影响传统读取的图。图16B是图示根据一个实施例的减轻SMT噪声的图。图17A是能够将不同栅极到源极电压施加于存储器单元的不同串上的选择的存储器单元上的电路的示意图。图17B是在验证操作期间在其上被施加不同电压的NAND串的示意图。图17C是在验证操作期间在其上被施加不同电压的NAND串的示意图。图18是通过将不同电压施加于不同NAND串上来感测不同NAND串中的存储器单元的条件的过程的一个实施例的流程图。图19A是用于将位线充电为低于源极线电压的电压的感测模块的一个实施例的框图。图19B是示出当感测存储器单元的阈值电压时电流的方向的图19A的感测模块的框图。图20A是用于将位线充电为高于源极线电压的电压的感测模块的一个实施例的框图。图20B是示出当感测存储器单元的阈值电压时电流的方向的图20A的感测模块的框图。图21A是基于被验证的状态确定要施加到NAND串上的适当电压的过程的一个实施例的流程图。图21B是确定要施加到NAND串上以补偿读取期间的交叉耦合的适当电压的过程的一个实施例的流程图。图21C是确定要施加到NAND串上以补偿编程期间的交叉耦合(cross-coupling)的适当电压的过程的一个实施例的流程图。图21D是基于存储器单元的先前的阈值电压确定要施加到NAND串上的适当电压的过程的一个实施例的流程图。图22A是用于在NAND上建立不同电压使得在不同NAND串上的选择的存储器单元的Vgs不同的过程的一个实施例的流程图。图22B是用于在NAND串上建立不同电压使得在不同NAND串上的选择的存储器单元的Vds不同的过程的一个实施例的流程图。图23是描述包括一个或多个验证步骤的编程过程的一个实施例的流程图。图24A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。图24B是示出在图24A的验证过程期间施加于字线和位线的电压的一个实施例的时序图。图25A是在编程操作期间验证存储器单元的过程的一个实施例的流程图。图25B是示出在图2本文档来自技高网...

【技术保护点】
一种用于操作具有包括第一组和第二组的多个非易失性存储元件的非易失性存储器的方法，所述方法包括：使用第一偏置条件验证第一组非易失性存储元件(2102、2602)；使用第二偏置条件验证第二组非易失性存储元件(2102、2604)；使用第一偏置条件确定第一和第二组中的每一个非易失性存储元件的第一表观阈值电压(2104)；使用第二偏置条件确定第一和第二组中的每一个非易失性存储元件的第二表观阈值电压(2106)；以及使用第一组和第二组中的每一个非易失性存储元件的第一表观阈值电压和第二表观阈值电压确定ECC解码器的初始值(2108)。

【技术特征摘要】
【国外来华专利技术】2011.12.21 US 13/333,7991.一种用于操作具有包括第一组和第二组的多个非易失性存储元件的非易失性存储器的方法，所述方法包括：在将第一组和第二组编程到多个数据状态的编程操作期间，使用第一偏置条件验证第一组非易失性存储元件；在所述编程操作期间，使用第二偏置条件验证第二组非易失性存储元件，其中第二组被验证为所述多个数据状态的第二组；在所述编程操作完成后的读取操作期间，使用第一偏置条件确定第一和第二组中的每一个非易失性存储元件的第一表观阈值电压；在所述读取操作期间，使用第二偏置条件确定第一组和第二组中的每一个非易失性存储元件的第二表观阈值电压；以及使用第一组和第二组中的每一个非易失性存储元件的第一表观阈值电压和第二表观阈值电压确定用于所述读取操作的ECC解码器的初始值。2.如权利要求1所述的方法，其中确定ECC解码器的初始值包括：使用多个非易失性存储元件中的第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压对指标表做出索引(2210)；以及对多个非易失性存储元件中的其他非易失性存储元件重复做出索引。3.如权利要求2所述的方法，其中确定第一表观阈值电压包括使用第一偏置条件在N-1个读取比较电压电平读取第一组和第二组非易失性存储元件，确定第二表观阈值电压包括使用第二偏置条件在所述N-1个读取比较电压电平读取第一组和第二组非易失性存储元件；指标表包括多个条目，每一个条目与表观阈值电压的一种可能的组合对应。4.如权利要求1所述的方法，其中确定ECC解码器的初始值包括：a)基于多个非易失性存储元件中的第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压选择指标表；b)使用第一非易失性存储元件的第一表观阈值电压或第二表观阈值电压对选择的指标表做出索引；以及对多个非易失性存储元件中的其他非易失性存储元件重复所述a)和b)。5.如权利要求1所述的方法，其中确定ECC解码器的初始值包括：a)基于多个非易失性存储元件中的第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压确定第一非易失性存储元件的校正项；b)访问与第一非易失性存储元件的校正项对应的指标表，访问的指标表是多个存储的指标表之一，每一个指标表与不同校正项对应；c)使用第一非易失性存储元件的第一表观阈值电压对访问的指标表做出索引；以及对多个非易失性存储元件中的其他非易失性存储元件重复所述a)-c)。6.如权利要求1所述的方法，其中使用第一偏置条件验证第一组非易失性存储元件包括确定第一组中的非易失性存储元件是否被编程为第一编程状态集合中的适当编程状态，使用第二偏置条件验证第二组非易失性存储元件包括确定第二组中的非易失性存储元件是否被编程为第二编程状态集合中的适当编程状态。7.如权利要求1所述的方法，其中使用第一偏置条件验证非易失性存储元件包括使用第一感测时间将多个读取比较电压施加于与多个非易失性存储元件相关联的字线，使用第二偏置条件验证非易失性存储元件包括使用不同于第一感测时间的第二感测时间将多个读取比较电压施加于该字线。8.如权利要求1所述的方法，其中使用第一偏置条件验证非易失性存储元件包括将多个读取比较电压施加于与多个非易失性存储元件相关联的字线，同时将第一电压施加于与多个非易失性存储元件相关联的位线，使用第二偏置条件验证非易失性存储元件包括将所述多个读取比较电压施加于该字线，同时将第二电压施加于该位线。9.如权利要求1所述的方法，其中多个非易失性存储元件包括第三组，并且进一步包括：使用第三偏置条件验证第三组非易失性存储元件；以及使用第三偏置条件确定第一、第二和第三组中的每一个非易失性存储元件的第三表观阈值电压，基于多个非易失性存储元件中的每一个非易失性存储元件的第一表观阈值电压、第二表观阈值电压和第三表观阈值电压确定ECC解码器的初始值。10.一种非易失性存储设备，包括：包含第一组和第二组的多个非易失性存储元件；与多个非易失性存储元件相关联的字线；以及与字线和多个非易失性存储元件通信的一个或多个管理电路，该一个或多个管理电路被配置为在编程操作期间将所述第一组和第二组编程为多个数据状态，该一个或多个管理电路被配置为在该编程操作期间使用第一偏置条件验证第一组非易失性存储元件为所述多个数据状态的第一组，该一个或多个管理电路被配置为在该编程操作期间使用第二偏置条件验证第二组非易失性存储元件为所述多个数据状态的第二组，该一个或多个管理电路被配置为在该编程操作之后的读取操作期间使用第一偏置条件确定第一和第二组中的每一个非易失性存储元件的第一表观阈值电压，该一个或多个管理电路被配置为在该读取操作期间使用第二偏置条件确定第一和第二组中的每一个非易失性存储元件的第二表观阈值电压，该一个或多个管理电路被配置为使用第一组和第二组中的每一个非易失性存储元件的第一表观阈值电压和第二表观阈值电压确定用于读取操作的ECC解码器的初始值。11.如权利要求10所述的非易失性存储设备，其中作为确定ECC解码器的初始值的一部分，该一个或多个管理电路被配置为使用非易失性存储元件的第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压对指标表做出索引。12.如权利要求11所述的非易失性存储设备，其中该一个或多个管理电路被配置为使用第一偏置条件在N-1个读取比较电压电平读取第一组和第二组非易失性存储元件以确定第一表观阈值电压，其中该一个或多个管理电路被配置为使用第二偏置条件在N-1个读取比较电压电平读取第一组和第二组非易失性存储元件以确定第二表观阈值电压，指标表包括多个条目，其中每一个条目与表观阈值电压的一种可能的组合对应。13.如权利要求10所述的非易失性存储设备，其中该一个或多个管理电路被配置为基于第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压选择指标表以便确定多个非易失性存储元件中的第一非易失性存储元件的ECC解码器的初始值，其中该一个或多个管理电路被配置为使用第一非易失性存储元件的第一表观阈值电压或第二表观阈值电压对选择的指标表做出索引。14.如权利要求10所述的非易失性存储设备，其中该一个或多个管理电路被配置为基于第一非易失性存储元件的第一表观阈值电压和第二表观阈值电压确定第一非易失性存储元件的校正项以便确定多个非易失性存储元件中的第一非易失性存储元件的ECC解码器的初始值，其中该一个或多个管理电路被配置为访问与第一非易失性存储元件的校正项对应的指标表，其中访问的指标表是多个存储的指标表之一，其中每一个指标表与不同校正项对应，其中该一个或多个管理电路被配置为使用第一非易失性存储元件的第一表观阈值电压对访问的指标表做出索引。15.如权利要求10所述的非易失性存储设备，其中该一个或多个管理电路被配置为在使用第一偏置条件读取...

【专利技术属性】
技术研发人员：E沙隆，
申请(专利权)人：桑迪士克科技股份有限公司，
类型：发明
国别省市：美国;US