碳化硅半导体器件制造技术

一种碳化硅半导体器件(51H)，其具有由周期性地布置的单位单元(UC)构造的平面布局。单位单元(UC)包括有效单元(AC)和无效单元(PC)。有效单元(AC)中的每一个都具有能够开关的沟道表面。无效单元(PC)用以缓和有效单元(AC)中的电场。有效单元(AC)中的至少一个设置在无效单元(PC)当中的彼此相邻的无效单元(PC)之间。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种碳化硅半导体器件(51H)，其具有由周期性地布置的单位单元(UC)构造的平面布局。单位单元(UC)包括有效单元(AC)和无效单元(PC)。有效单元(AC)中的每一个都具有能够开关的沟道表面。无效单元(PC)用以缓和有效单元(AC)中的电场。有效单元(AC)中的至少一个设置在无效单元(PC)当中的彼此相邻的无效单元(PC)之间。【专利说明】碳化硅半导体器件
本专利技术涉及一种碳化硅半导体器件。
技术介绍
已经研究了一些结构以进一步提高诸如M0SFET(金属氧化物半导体场效应晶体 管）的碳化硅半导体器件的击穿电压。日本专利公布No. 2008-270681(专利文献1)公开了 一种具有围绕有源区周边的击穿电压结构部的M0SFET。日本专利公布No. 2009-194065(专 利文献2)公开了一种具有到达ιΓ漂移层的沟槽的M0SFET。这种沟槽具有设置有p型深层 的侧表面。 引证文献列表 专利文献 PTL1:日本专利公布 No. 2008-270681 PTL2:日本专利公布 No. 2009-194065
技术实现思路
技术问题 根据日本专利公布No. 2008-270681，击穿电压结构部仅在有源区的外周部提供电 场缓和。这可能导致击穿电压不充分改善。根据日本专利公布No. 2009-194065,各个沟槽 都设置有用于电场缓和的P型深层。这会导致显著的电流限制。 已经提出本专利技术以解决上述问题，并且本专利技术的目的是提供一种碳化硅半导体器 件，以便在抑制电流限制的同时增大击穿电压。 问题的解决手段 根据本专利技术一个方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。碳化硅半导体器件包括多个有效单元和多个无效单元。多个有效单元包括在 多个单位单元中。多个有效单元中的每一个都具有能够开关的沟道表面。多个无效单元包 括在多个单位单元中。多个无效单元用于缓和多个有效单元中的电场。多个有效单元中的 至少一个设置在多个无效单元的相邻的单元之间。 在根据上述一个方面的碳化硅半导体器件中，多个有效单元的至少一个设置在多 个无效单元的相邻单元之间。因此，可以避免当无效单元直接彼此相邻设置时可能发生的 明显的电流限制。 优选地，在根据上述一个方面的碳化硅半导体器件中，多个无效单元周期性地布 置在多个单位单元中。 因此，由无效单元提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。 优选地，在根据上述一个方面的碳化娃半导体器件中，多个有效单兀中的每一个 都具有源电极。 因此，载流子可以从源电极提供至有效单元中的每一个。 根据本专利技术另一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中。多个有效单元周期性地布置以提供多个格点。多个有效单元中的每一个 都具有能够开关的沟道表面。多个格点包括多个正常格点和多个缓和格点。多个正常格点 中的至少一个设置在多个缓和格点的相邻格点之间。无效区用于缓和多个有效单元中的电 场。为多个缓和格点中的每一个设置无效区。 在根据上述另一方面的碳化硅半导体器件中，多个正常格点中的至少一个设置在 多个缓和格点的相邻格点之间。因此，可以避免在缓和格点直接彼此相邻设置时可能发生 的明显的电流限制。 优选地，在根据上述另一方面的碳化硅半导体器件中，多个缓和格点周期性地设 置在多个格点中。 因此，由缓和格点提供的电场缓和可以更均匀地影响有效单元。因此，可以更提升 击穿电压。 根据本专利技术又一方面的碳化硅半导体器件具有由周期性地布置的单位单元构造 的平面布局。该碳化硅半导体器件具有多个有效单元和一个无效区。多个有效单元包括在 多个单位单元中并周期性地布置。多个有效单元中每一个都具有能够开关的沟道表面。多 个有效单元中每一个都具有由多个边围绕的外边缘。多个有效单元与作为多个边界的多个 边彼此接触。多个边界具有多个正常边界和多个缓和边界。多个正常边界中至少一个设置 在多个缓和边界的相邻的边界之间。无效区用于缓和多个有效单元中的电场。为多个缓和 边界中的每一个设置无效区。 因此，多个正常边界中的至少一个设置在多个缓和边界的相邻边界之间。因此，可 以避免在缓和边界直接彼此相邻设置时可能发生的明显的电流限制。 优选地，在根据上述又一方面的碳化硅半导体器件中，多个缓和边界周期性地布 置在多个边界中。 因此，由缓和边界提供的电场缓和可以更均匀地影响有效单元。因此，可以更加提 升击穿电压。 根据上述方面中的每一个的碳化硅半导体器件优选是沟槽栅型。 因此可以使单位单元的面积更小。这致使碳化硅半导体器件的小型化。 优选地，根据上述方面中的每一个的碳化硅半导体器件包括衬底、栅极绝缘膜以 及栅电极。衬底由具有多型体4H的六方晶体结构的碳化硅制成。衬底设置有包括具有 {0-33-8}面取向的第一面的表面。表面包括沟道表面。栅极绝缘膜设置在衬底表面上。栅 电极设置在栅极绝缘膜上。 因此，沟道表面包括具有{0-33-8}面取向的第一面。因此，抑制沟道电阻，由此实 现抑制的导通电阻。 而且，优选地，表面微观地包括第一面。而且，表面微观地包括具有{0-1卜1}面取 向的第二面。 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。 更优选地，衬底的第一和第二面形成具有{0-11-2}面取向的组合面。 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。 此外，优选地，衬底的表面宏观地相对于{000-1}面具有62° ±10°的倾斜角。 因此，可以进一步抑制沟道电阻。因此，可以进一步抑制导通电阻。 专利技术的有益效果 如上所述，根据本专利技术，可以在抑制电流限制的同时增大击穿电压。 【专利附图】【附图说明】 图1是示意性示出本专利技术第一实施例中的碳化硅半导体器件的平面布局的部分 平面图。 图2是沿图1中的线II-II截取的示意性部分截面图，并且示意性示出本专利技术第 一实施例中的碳化娃半导体器件的构造。 图3是示意性示出图2的碳化硅半导体器件的形状的透视图。 图4示出图3的透视图中的设置有阴影线的p型表面。 图5是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第一步的部分 截面图。 图6是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第二步的部分 截面图。 图7是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第三步的部分 截面图。 图8是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第四步的部分 截面图。 图9是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第五步的部分 截面图。 图10是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第六步的部 分截面图。 图11是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第七步的部 分截面图。 图12是示意性示出用于制造图2中的碳化硅半导体器件的方法中的第八步的部 分截面图。 图13是示意性示出用本文档来自技高网...

【技术保护点】
一种碳化硅半导体器件，所述碳化硅半导体器件具有通过周期性地布置单位单元构造的平面布局，所述碳化硅半导体器件包括：多个有效单元，所述多个有效单元被包括在所述多个单位单元中，并且所述多个有效单元中的每一个具有能够开关的沟道表面；以及多个无效单元，所述多个无效单元被包括在所述多个单位单元中，用于缓和在所述多个有效单元中的电场，所述多个有效单元中的至少一个被设置在所述多个无效单元中的相邻的无效单元之间。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：增田健良，和田圭司，日吉透，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP