本发明专利技术属于数字信号处理技术领域，尤其涉及在超高速采样率下利用可编程逻辑器件，对采样数据进行极低延迟的快速傅里叶变换运算(Fast Fourier Transform，FFT)。本发明专利技术是一种在可编程逻辑器件上实现快速傅里叶变换的方法，通过一定规则，将高速的采样数据并行输入傅里叶变换模块中，按照规则安排数据后，在并行的基础上复用硬件资源减小资源的占用。本发明专利技术相对于传统方法，能满足数据速率高，处理延迟低的需求。
【技术实现步骤摘要】
【专利摘要】本专利技术属于数字信号处理
，尤其涉及在超高速采样率下利用可编程逻辑器件，对采样数据进行极低延迟的快速傅里叶变换运算(Fast?Fourier?Transform，FFT)。本专利技术是一种在可编程逻辑器件上实现快速傅里叶变换的方法，通过一定规则，将高速的采样数据并行输入傅里叶变换模块中，按照规则安排数据后，在并行的基础上复用硬件资源减小资源的占用。本专利技术相对于传统方法，能满足数据速率高，处理延迟低的需求。【专利说明】
本专利技术属于数字信号处理
，尤其涉及在超高速采样率下利用可编程逻辑 器件，对采样数据进行极低延迟的快速傅里叶变换运算（Fast Fourier Transform, FFT)。
技术介绍
数字信号处理系统以其可靠、廉价和精度高等优点在近几十年得到了迅猛的发 展，被用于几乎各个工程领域。在数字信号处理中，一种经常遇到的运算是离散时间傅里叶 变换（Discrete Fourier Transform，DFT)。直接计算DFT会导致很高的运算复杂度，若输 入信号的点数为N，则直接计算DFT需要N2次复数乘法和N 2-N次复数加法。当点数较大时 这是难以接受的。 1965年，Cooley和Tukey提出了一种降低DFT运算量的计算方法即快速傅里叶 变换（Fast Fourier Transform，FFT)。利用FFT计算时，若输入信号的点数为N，则需要 4-l〇g2(..V)次复数乘法和Ν ·1(^2 (N)次复数加法。随着N的增加FFT的运算量只比线性增长 快一些。相比于直接结算DFT，FFT的运算量大大降低。所以实际应用中都采用FFT的方法 来实现DFT的计算。 在具体实现FFT时，需要综合考虑各种因素，比如输入数据的速率、对处理延时的 要求、对资源占用的要求等。目前，FPGA厂家提供的成熟的FFT的IP核有两类结构。第 一类是只使用一个蝶形运算单元，通过控制时序达到在时间上复用这个蝶形运算单元的效 果。第二类是流水线技术，使用多个串行排列的蝶形运算，数据也是串行输入的。分析这个 两类结构，第一类结构占用很少的资源，但系统的处理延迟是很高的，而且输入数据率不会 太高。第二类结构采用流水线技术，能降低处理延迟，但由于蝶形运算是串行的，所以处理 延迟不能降到极低，另外输入数据速率同样不会太高。某厂家提供的IP核计算256点FFT， 若采用第一类结构，处理延迟约2000个FPGA工作时钟周期，采用第二类结构处理延迟约 700个FPGA工作时钟周期。这能满足普通的计算FFT的需求。 但是，在实际中有另一类计算FFT的需求，这类需求的采样速率非常高。比如每秒 数吉赫兹个采样样本（Gigabit Samples Per Second, GSPS)，同时要求计算FFT的处理延 迟极低。这种需求采用前面所述普通的FFT实现结构不再合适。普通的流水串行结构或者 时分复用结构处理不了这么高的输入速率，处理延迟也不能做到极低。
技术实现思路
本专利技术针对现有的普通FFT实现结构的缺陷，提出了一种数吉赫兹采样率下的极 低延迟快速傅里叶变换方法，该方法能够满足数据速率高，处理延迟低这两个普通FFT无 法满足的需求。 -种数吉赫兹采样率下的极低延迟快速傅里叶变换方法，具体如下： S1、采用并行输入方式输入采样数据：记需要进行FFT的点数为N = 21 · 2M，记输 入的数据速率为Fs，则经过并行输入后逻辑器件的工作频率降为F s/2S其中，f表示并行输 入的通道数目，所述f的值由采样设备确定，2M表示并行输入全部数据所需要的时钟周期； S2、确定样点数据与各个并行通道的映射关系：将并行输入通道编号为Chx，N点 FFT中的第η个数据被映射到第X个通道Chx上，映射关系式为n = x+m· 2S其中，η表 示Ν点FFT的第η个数据，X表示第X个输入通道，m表示输入开始后的第m个时钟周期， 0 彡 m 彡 2M-1，0 彡 X 彡 2L-1 ; S3、经过S1和S2的处理，S1所述FFT按照基2抽取了 Μ次，得出需要2"个2M点 的DFT模块，每个DFT模块的输入数据对应一个S2所述并行输入通道Chx中的所有数据， 每个DFT模块的数据按照时钟串行进入，通过控制时序复用资源； S4、当S3所述^个DFT模块输出后，根据FFT抽取的次数Μ完成后续Μ次蝶形运 算。 进一步地，S3所述f个DFT模块是并行的，所述f个DFT模块相互之间硬件独立。 本专利技术的有益效果是： 本专利技术将FFT结构并行化，提高处理的数据率，同时大大降低了 FFT的处理延迟时 间。 【专利附图】【附图说明】 图1是256点FFT模块的数据并行输入示意图。 图2是256点FFT按基2抽取4次后的运算结构图。 图3是16点DFT运算关系及实现结构。 图4是256点FFT最终实现结构图。 【具体实施方式】 下面结合实施例和附图，详细说明本专利技术的技术方案。 -种数吉赫兹采样率下的极低延迟快速傅里叶变换方法，具体如下： S1、采用并行输入方式输入采样数据：记需要进行FFT的点数为Ν = ^ · 2M。在 FFT中N-定是2的幂次，有N = 2lX2M，其中，表示并行输入的通道数目，的值由采样 设备确定，2M表示并行输入全部数据所需要的时钟周期。记输入的数据速率为匕，则经过并 行输入后逻辑器件的工作频率降为F s/2l。这样的并行输入使得整个FFT模块能处理超高 速的采样数据。 S2、确定样点数据与各个并行通道的映射关系：将并行输入通道编号为Chx，其 中，0彡X彡2 1-1。N点FFT中的第η个数据被映射到第X个通道Chx上，映射关系式如下 n = x+m · ，其中η表示N点FFT的第η个数据，X表示第X个输入通道，m表示输入开始 后的第m个时钟周期，0 < m < 2m-1。 S3、经过S1和S2的处理FFT按照基2抽取了 Μ次，得出需要个2M点的DFT模 块，每个DFT模块的输入数据对应一个S2所述并行输入通道Chx中的所有数据。每个DFT 模块的数据按照时钟串行进入，通过控制时序复用资源，所述ffDFT模块是并行的，相互 之间硬件独立。由于一个通道中的所有数据是串行输入的，所以在计算2 M点的DFT时，复 用所需要的蝶形单元。 S4、当S3所述f个DFT模块输出后，根据FFT抽取的次数Μ完成后续Μ次蝶形运 算。通过控制各个DFT模块的输出时序，可以复用后续Μ次的蝶形运算单元，使得各个点数 的蝶形运算单元只需要1个，大大节省资源，同时不会造成时延过大。 在Xilinx公司的xc7vx485t-lffgll57上实现256点的FFT。采样数据的速率是 2. 4GSPS，FFT计算模块的工作时钟是150Mhz，采样数据以16路并行输入到FFT模块，256个 采样点完全输入需要16个时钟周期。数据并行输入结构如图1所示。 由于FFT的256点数据是通过并行16路经过16个时钟周期输入的，所以FFT按 照基2抽取4次，这样就会有16个DFT。为了更加详细看到这一点，图2展示了 256点FF本文档来自技高网...
【技术保护点】
一种数吉赫兹采样率下的极低延迟快速傅里叶变换方法，其特征在于，包括如下步骤：S1、采用并行输入方式输入采样数据：记需要进行FFT的点数为N＝2L·2M，记输入的数据速率为Fs，则经过并行输入后逻辑器件的工作频率降为Fs/2L，其中，2L表示并行输入的通道数目，所述2L的值由采样设备确定，2M表示并行输入全部数据所需要的时钟周期；S2、确定样点数据与各个并行通道的映射关系：将并行输入通道编号为Chx，N点FFT中的第n个数据被映射到第x个通道Chx上，映射关系式为n＝x+m·2L，其中，n表示N点FFT的第n个数据，x表示第x个输入通道，m表示输入开始后的第m个时钟周期，0≤m≤2M‑1，0≤x≤2L‑1；S3、经过S1和S2的处理，S1所述FFT按照基2抽取了M次，得出需要2L个2M点的DFT模块，每个DFT模块的输入数据对应一个S2所述并行输入通道Chx中的所有数据，每个DFT模块的数据按照时钟串行进入，通过控制时序复用资源；S4、当S3所述2L个DFT模块输出后，根据FFT抽取的次数M完成后续M次蝶形运算。
【技术特征摘要】
【专利技术属性】
技术研发人员：刘皓，何元波，候号前，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51
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