一种BLOCK RAM级联实现结构制造技术

本实用新型专利技术涉及一种BLOCKRAM级联实现结构，其包括一列BLOCKRAM；一列BLOCKRAM内相邻的两个BLOCKRAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCKRAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAMCOMB2级联结构，且BRAMCOMB2级联结构内的两个BLOCKRAM均能进行独立访问。本实用新型专利技术通过ASIC技术实现专用的级联逻辑，支持全局级联或者局部级联，使得既满足用户的存储需求，又保留了可编程逻辑器件中BRAM级联的灵活性。保留支持非级联模式，此时可以与传统可编程逻辑器件级联模式兼容。这种实现结构能在不占用外围布线资源的情况下快速地实现较大地址深度和数据宽度的BRAM级联需求，由于该级联逻辑采用ASIC技术实现，提升了时序性能，节约了外围走线资源，提高了布通率。

【技术实现步骤摘要】
【专利摘要】本技术涉及一种BLOCKRAM级联实现结构，其包括一列BLOCKRAM；一列BLOCKRAM内相邻的两个BLOCKRAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCKRAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAMCOMB2级联结构，且BRAMCOMB2级联结构内的两个BLOCKRAM均能进行独立访问。本技术通过ASIC技术实现专用的级联逻辑，支持全局级联或者局部级联，使得既满足用户的存储需求，又保留了可编程逻辑器件中BRAM级联的灵活性。保留支持非级联模式，此时可以与传统可编程逻辑器件级联模式兼容。这种实现结构能在不占用外围布线资源的情况下快速地实现较大地址深度和数据宽度的BRAM级联需求，由于该级联逻辑采用ASIC技术实现，提升了时序性能，节约了外围走线资源，提高了布通率。【专利说明】
本技术涉及一种级联结构，尤其是一种BLOCK RAM级联实现结构，属于可编程 逻辑器件的
。 -种BLOCK RAM级联实现结构
技术介绍
基于查找表以及内置RAM的可编程逻辑器件，具有开发周期短，成本低，风险小， 集成度高，灵活性大，且便于电子系统维护和升级，因此成为了数字芯片的主流，被广泛应 用在通信、控制、视频、信息处理、消费电子、互联网、汽车以及航空航天等诸多领域。 BLOCK RAM和分布式RAM是可编程逻辑器件结构中最基本和核心的存储部件，其中 BLOCK RAM用于实现较大地址深度和数据宽度的存储功能，而分布式RAM由于受其实现机制 限制，只适用于较小的地址深度和数据宽度的存储功能。BLOCK RAM在可编程逻辑器件中是 按列分布，通常该列都是BLOCK RAM。 由于考虑到不同用户的使用需求和灵活性，一个BLOCK RAM (简称BRAM) -般不会 做得很大，通常是36Kbits，内部由两块18Kbit的真双端口 RAM(简称SRAM18K，分为A端口 和B端口)构成，能够提供最大地址深度为32K，此时数据位宽为lbit，或者最大数据位宽为 36bit，此时地址深度为1K ;一个BRAM内部的两个18Kbits的SRAM18K可以独立使用，此时 每个SRAM18K可以提供最大地址深度为16K (对应数据位宽为lbit)，或者最大数据位宽为 18bit，此时地址深度为1K。 当用户需要较大地址深度和数据宽度的存储RAM时，采用消耗可编程逻辑器件的 可配置逻辑模块（CLB Configurable Logic Block)和可配置的连线资源来实现多个BRAM的 地址深度和数据宽度级联功能。目前主流的可编程逻辑器件厂商都采用这样的实现方式， 不仅需要占用额外的可编程逻辑器件布线和逻辑资源，此时处于同一个级联模式下BLOCK RAM的接口信号都需要通过可编程逻辑器件的布线和逻辑资源相连，因此在级联模式下存 储RAM的访问时序性能无法得到保证，可能无法满足用户的设计需求。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种BLOCK RAM级联实现 结构，其提高级联的灵活性及配置能力，提高级联模式下访问时序性能，节约布线资源。 按照本技术提供的技术方案，所述BLOCK RAM级联实现结构，包括一列BLOCK RAM ;所述一列BLOCK RAM内相邻的两个BLOCK RAM间通过第二级ASIC级联逻辑布线结构 使得所述两个BLOCK RAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAM C0MB2级联结构，且BRAM C0MB2级联结构内的两个BLOCK RAM均能进行独立访问。 所述两个相邻的BRAM C0MB2级联结构通过第三级ASIC级联逻辑布线结构形成 BRAM C0MB4级联结构，所述BRAM C0MB2级联结构内两个BRAM COM2级联结构均能进行独立 访问。 所述两个相邻的BRAM C0MB4级联结构通过第四级ASIC级联逻辑布线结构形成 BRAM GROUP级联结构，所述BRAM GROUP级联结构内两个BRAM COM4级联结构均能进行独立 访问。 所述两个相邻的BRAM GROUP级联结构通过第五级ASIC级联逻辑布线结构形成 BRAM HALF CULUMN级联结构，所述BRAM HALF CULUMN级联结构内两个BRAM GROUP级联结构 均能进行独立访问。 所述两个相邻的BRAM HALF⑶LUMN级联结构通过第六级ASIC级联逻辑布线结构 形成BRAM CULUMN级联结构，所述BRAM CULUNM级联结构内两个BRAM HALF CULUMN级联结构 能进行独立访问。 每个此0〇(8狀1内包含两个5狀1181(单元，所述两个5狀1181(内通过第一级451〇 级联逻辑布线结构进行地址级联，以形成一个BLOCK RAM，BLOCK RAM内的每个SRAM18K单元 均能进行独立访问。 所述两个SRAM18K单元包括第一 SRAM18K单元及第二SRAM18K单元；所述第一 级ASIC级联逻辑布线结构包括第一选择器、第二选择器、第三选择器、第四选择器、第五选 择器及第六选择器；第一选择器的输入端与第一 SRAM18K单元的读数据信号端口及第二 SRAM18K单元的读数据信号端口连接，第二选择器的输出端与第二SRAM18K单元的工作时 钟信号端口连接，第二选择器的输入端用于接收第一 SRAM18K单元、第二SRAM18K单元的工 作时钟信号； 第三选择器的输出端与第二SRAM18K单元的写数据信号端口连接，第三选择器的 输入端用于接收第一 SRAM18K单元、第二SRAM18K单元的写数据信号； 所述第四选择器的输出端与第二SRAM18K单元的读写地址信号端口连接，第四选 择器的输入端用于接收第一 SRAM18K单元、第二SRAM18K单元的读写地址信号； 第五选择器的输出端与第二SRAM18K单元的写使能信号端口连接，第五选择器的 输入端用于接收第一 SRAM18K单元、第二SRAM18K单元的写使能信号； 第六选择器的输出端与第二SRAM18K单元的访问片选信号端口连接，第六选择器 的输入端用于接收第一 SRAM18K单元、第二SRAM18K单元的访问片选信号。 本技术的优点：能根据用户对存储单元地址深度和数据宽度的自主配置，通 过可编程逻辑器件将用户配置的存储单元的地址和数据宽度参数转换为内定的级联配置 模式，通过ASIC技术实现专用的级联逻辑，支持全局级联或者局部级联，使得既满足用户 的存储需求，又保留了可编程逻辑器件中BRAM级联的灵活性。保留支持非级联模式，此时 可以与传统可编程逻辑器件级联模式兼容。这种实现结构能在不占用外围布线资源的情 况下快速地实现较大地址深度和数据宽度的BRAM级联需求，由于该级联逻辑采用ASIC技 术实现，提升了时序性能，节约了外围走线资源，提高了布通率。 【专利附图】【附图说明】 图1为本技术一列BRAM进行多级级联的结构示意图。 图2为本技术一个SRAM18K单元的接口信号说明示意图。 图3为本技术在B本文档来自技高网...

【技术保护点】
一种BLOCK RAM级联实现结构，包括一列BLOCK RAM；其特征是：每个BLOCK BRAM内包含两个SRAM18K单元，所述两个SRAM18K内通过第一级ASIC级联逻辑布线结构进行地址级联，以形成一个BLOCK RAM，BLOCK RAM内的每个SRAM18K单元均能进行独立访问；所述一列BLOCK RAM内相邻的两个BLOCK RAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCK RAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAM COMB2级联结构，且BRAM COMB2级联结构内的两个BLOCK RAM均能进行独立访问。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘瑛，冯盛，万清，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：新型
国别省市：江苏;32