基于激活概率分析的抗硬件木马电路设计方法技术

本发明专利技术涉及集成电路技术的可测试性设计领域。公开了一种基于激活概率分析的抗硬件木马电路设计方法，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本发明专利技术通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本发明专利技术可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及集成电路技术的可测试性设计领域。公开了一种，主要包括两个部分：第一部分是概率模糊单元的电路设计；第二部分是概率模糊单元的插入算法。针对硬件木马隐蔽性强和危害性大的特点，本专利技术通过对电路节点激活概率的分析，选取合适的节点插入概率模糊单元电路，使攻击者不能正确判断电路内部节点的信号跳变概率，而只能基于概率模糊后的电路插入硬件木马。相比现有技术，本专利技术可以增强设计电路对硬件木马的抵抗能力，使植入的硬件木马将不能达到攻击者设计的特定目的，并且很容易在测试阶段被检测出来。【专利说明】
本专利技术涉及集成电路的可测试性设计领域，特别涉及一种基于激活概率分析的抗 硬件木马电路设计方法。
技术介绍
在信息技术时代，软件安全问题已收到高度重视，然而软件赖以应用的基础-- 硬件，其存在的安全威胁却往往被低估。2005年，在美国国防科学委员会的一份报告中，首 先提出由于集成电路的设计与生产过程分离，导致集成电路供应中会存在可信问题。集 成电路的设计与生产过程分离，是指集成电路设计厂商采用代工的方式进行电路生产。 随着近年来集成电路行业全球化发展的趋势，一个电路芯片往往需要在几个不同国家之间 流转，这样在第三方制造过程中就可能人为植入带有恶意目的的硬件电路，通常称为硬件 木马（Hardware Trojan)，也有称为后门电路（backdoor)。 集成电路产品在设计和制造完成后会进行电路测试，以检查可能出现的功能故障 以及制造缺陷。但这种常规测试却很难检测出硬件木马，原因在于木马电路的设计具有很 强的隐蔽性，下面将通过木马电路的结构分析这一点。 硬件木马由两部分电路组成。判断木马激活条件的部分叫触发电路（Trigger)， 对电路产生实际功能影响的部分叫攻击电路（Payload)。触发电路的输入是电路内部的节 点，为了避开常规的功能测试，恶意方会对电路内部节点做大规模随机输入下的概率统计， 往往只有信号跳变概率很低的节点才会作为触发电路的输入。触发电路的结构可以是组 合逻辑，比如多输入的比较器电路，如图5所示。A和B是恶意方选择的为1概率较高的节 点，只有当A、B同时为0时，或非门的输出才为1，经过异或门后，节点C的输出将变为相反 的值。比较器木马电路的输入节点越多，触发木马的概率就越低；触发电路也可以是时序逻 辑，比如计数器电路，如图6所示。木马电路的输入会选择电路内部为0概率较高的节点， 这样木马会在电路工作很长时间后才被触发。 文献提出了一种硬件木马测试方法，这种方法的思路是：电路在植入硬件木 马后，电路结构发生了变化，当潜藏的木马电路被激活时，待测电路的瞬态功耗会大于相同 测试激励下的原始电路（Golden Chip)。但由于木马电路的输入节点在电路中激活概率很 低，如果木马电路不能在测试阶段被完全激活，对电路功耗的产生的影响会很小。因此文献 的作者设计了一种虚拟寄存器（Du_y Flip-flop)电路，插入电路中激活概率较低的 节点。当电路进行测试时，这些虚拟寄存器（Du_y Flip-flop)电路会平衡电路内部节点 的激活概率，缩短木马电路的激活时间。这种方法有两个局限。第一，电路的功耗受工艺波 动影响很大，如果硬件木马电路尺寸较小，则此方法效果有限；第二，这个方法中设计的虚 拟寄存器（Du_y Flip-flop)电路只能工作在测试阶段，并没有从设计阶段增强对硬件木 马的抗攻击能力，恶意方仍然可以在电路制造前通过分析电路网表找到激活概率较低的节 点，植入的硬件木马。 文献提出了一种抗硬件木马电路设计方法，这是方法采用了模糊化的设计思 想，具体思路是：在原始电路中每一个寄存器的输出Q与非Q端插入多路选通器MUX，MUX的 输入由一个译码器提供。电路开启工作时由用户对译码器输入一组密码KEY，使电路进入 正常工作状态，当译码器的输入不正确时，电路会进入模糊化状态（非正常工作状态）。对 于没有密码KEY使用授权的恶意方，只能基于模糊化的电路植入硬件木马，使测试阶段成 功检测木马的概率大幅增加。这种基于模糊化的设计思路是很好的，但缺点是硬件开销太 大。因为每一个寄存器的输出都要插入入额外的电路，当电路规模较大时，硬件开销会使这 种方法的实用性大打折扣。 上面提到的参考文献如下： http://www. acq. osd. mil/dsb/reports/2005-020HPMS_Report_Final. pdf "Global billings report history (3-month moving average) 1976-March2009,?, Semiconductor Industry Association (SIA), 2008 Salmani Hassan，Tehranipoor Mohammed，Plusquellic Jim,uk Novel Technique for Improving Hardware Troj an Detection and Reducing Trojan Activation Time"，Very Large Scale Integration(VLSI) Systems, IEEE Transactions on Volume :20, Issue :1 Mainak Banga，Michael S. Hsiao,"ODETTE :a non-scan design-for-test methodology for trojan detection in ICs，'IEEE International Symposium on Hardware-Oriented Security and Trust,2011.
技术实现思路
(一）要解决的技术问题 本专利技术要解决的技术问题是：针对木马电路隐蔽性强和危害性大的特点，提供一 种能抵抗硬件木马攻击的电路设计方法，增大植入的木马电路在测试阶段被检测出来的概 率，并使其不能在电路正常工作时达到特定的恶意目的。 (二）技术方案 为解决上述技术问题，本专利技术设计了一种基于激活概率分析的抗硬件木马设计方 法，包括了概率模糊单元的电路设计和相应的插入算法。所述的插入算法会对原始电路进 行节点激活概率分析，并筛选出合适的节点，插入概率模糊单元电路。每个插入的概率模糊 单元电路都包括一个寄存器，其取值将决定电路是工作在正常状态还是一种"模糊化"的非 正常工作状态。所有概率模糊电路中的寄存器将连在一条链上（如图4所示），电路开启正 常工作前通过移位扫描的方式向每一个概率模糊单元的寄存器存入正确的数值，当电路进 入正常工作状态后，寄存器的值会得到保持。每一个寄存器的取值都是一个密码，其数值取 决于概率模糊单元的选择的电路结构。"异或型"单元电路寄存器的取值为〇，"同或型"为 1。所有概率模糊单元的不同结构和连接顺序决定了一组唯一的由〇和1组成的密码Key， 密码的长度与插入的概率模糊单元的个数一致。只有授权得到电路使用权的用户才能得到 这组Key，使电路能工作在正常的状态下。而企图植入木马的恶意方（比如电路制造方）本文档来自技高网...

【技术保护点】
一种基于激活概率分析的抗硬件木马设计方法，包括了概率模糊单元的电路设计和相应的插入算法，其特征是：所述的插入算法会对原始电路进行节点激活概率分析，并筛选出合适的节点，插入概率模糊单元电路。每个插入的概率模糊单元电路都包括一个寄存器，其取值将决定电路是工作在正常状态还是一种“模糊化”的非正常工作状态。所有概率模糊电路中的寄存器将连在一条链上，电路开启正常工作前通过移位扫描的方式向每一个概率模糊单元的寄存器存入正确的数值，当电路进入正常工作状态后，寄存器的值会得到保持。每一个寄存器的取值都是一个密码，其数值取决于概率模糊单元的选择的电路结构。所有概率模糊单元的不同结构和连接顺序决定了一组唯一的有0和1组成的密码Key，密码的长度与插入的概率模糊单元的个数一致。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯建华，龚浩然，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11