半导体功率器件的制作方法技术

本发明专利技术公开了一种半导体功率器件的制作方法，首先提供一半导体基底，其上形成有外延层；于外延层表面形成硬掩膜层，其具有第一开口；再经由第一开口刻蚀外延层，形成第一沟槽；修整硬掩膜层，将第一开口增宽为第二开口，并显露出第一沟槽上缘的转角部位；接着于第一沟槽中填满一掺杂层；再将掺杂层的掺杂物驱入到外延层中，以于第一沟槽内形成掺杂区，包括接近第一沟槽表面的第一区域及较深入外延层的第二区域，再以经过修整后的硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的掺杂层及至少第一区域内的外延层，形成第二沟槽。

【技术实现步骤摘要】
半导体功率器件的制作方法
本专利技术涉及一种半导体功率器件的制作方法，尤其涉及一种具有超结(superjunction)结构的半导体功率器件(例如功率晶体管)的制作方法。
技术介绍
已知，在功率器件中，其基底的设计通常为P型与N型半导体交替设置，因此在基底中会存在有多个垂直于基底表面的PN结，且该些PN结是互相平行的，又称为超结结构，此种结构具有耐压低阻抗的优点。其中一种超结结构是利用刻蚀出深沟渠，填入与基底导电性相反的外延掺杂层，再利用后续高温扩散将掺杂层的掺杂物驱入，以形成PN交替的超结，其具有工艺上简化以及低成本的优点。然而这种技术仍有技术问题需要克服，例如，掺杂物驱入后的表面浓度过高，导致载子浓度分布不均匀的问题。
技术实现思路
因此本专利技术的目的即在于提供一种改良的半导体功率器件的制作方法，利用二次沟渠刻蚀去除高浓度的沟渠侧壁，以提升超结功率器件的电性及良率。为达上述目的，本专利技术提出一种半导体功率器件的制作方法，首先提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面形成一硬掩膜层；于所述硬掩膜层中形成至少一第一开口；经由所述第一开口刻蚀所述外延层，形成至少一第一沟槽；修整所述硬掩膜层，将所述第一开口增宽为一第二开口，并显露出所述第一沟槽上缘的转角部位；于所述第一沟槽中填满一掺杂层；进行一高温扩散工艺，将所述掺杂层的掺杂物驱入到所述外延层中，如此于所述第一沟槽内形成一掺杂区，包括接近所述第一沟槽表面的一第一区域以及较深入所述外延层的一第二区域；以及进行一干刻蚀工艺，以经过修整后的所述硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的所述掺杂层以及至少刻蚀去除所述第一区域内的所述外延层，以形成一第二沟槽。根据本专利技术另一实施例，其提出了一种半导体功率器件的制作方法，首先提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面形成一硬掩膜层；于所述硬掩膜层中形成至少一第一开口；于所述第一开口的侧壁上形成一间隔件；经由所述第一开口刻蚀所述外延层，形成至少一第一沟槽；去除所述间隔件，显露出所述第一沟槽上缘的转角部位；于所述第一沟槽中填满一掺杂层；进行一高温扩散工艺，将所述掺杂层的掺杂物驱入到所述外延层中，如此于所述第一沟槽内形成一掺杂区，包括接近所述第一沟槽表面的一第一区域以及较深入所述外延层的一第二区域；以及进行一干刻蚀工艺，以经过修整后的所述硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的所述掺杂层以及至少刻蚀去除所述第一区域内的所述外延层，以形成一第二沟槽。根据本专利技术又另一实施例，其提出了一种半导体功率器件的制作方法，首先提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面形成一硬掩膜层；于所述硬掩膜层上形成一光刻胶图案，所述光刻胶图案包含有至少一第一开口；经由所述第一开口刻蚀所述硬掩膜层，形成至少一第二开口；修整所述硬掩膜层，将所述第二开口增宽为一第三开口；经由所述第一开口，刻蚀所述外延层，形成至少一第一沟槽；去除所述光刻胶图案；于所述第三开口及所述第一沟槽中填满一掺杂层；进行一高温扩散工艺，将所述掺杂层的掺杂物驱入到所述外延层中，如此于所述第一沟槽内形成一掺杂区，包括接近所述第一沟槽表面的一第一区域以及较深入所述外延层的一第二区域；以及进行一干刻蚀工艺，以经过修整后的所述硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的所述掺杂层以及至少刻蚀去除所述第一区域内的所述外延层，以形成一第二沟槽。为让本专利技术的上述目的、特征及优点能更为明显易懂，下文中特举出优选实施方式并配合附图作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本专利技术加以限制。附图说明图1至图10为依据本专利技术实施例1所绘示的沟渠式功率晶体管器件的制造方法示意图。图11至图16为依据本专利技术实施例2所绘示的沟渠式功率晶体管器件的制造方法示意图。图17至图22为依据本专利技术实施例3所绘示的沟渠式功率晶体管器件的制造方法示意图。其中，附图标记说明如下：10半导体基底122a转角部位11外延层130离子阱12硬掩膜层132源极掺杂区13掺杂多晶硅层210掺杂区22栅极氧化层211第一区域24栅极212第二区域30层间介电层222沟槽32阻障层226硅氧层34金属层230接触洞34a接触件310光刻胶图案112开口310a开口112a开口420间隔件122沟槽具体实施方式实施例1请参阅图1至图10，其为依据本实施例所绘示的沟渠式功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，其具有第一电性，例如N型重掺杂的硅晶圆，其可作为晶体管器件的漏极(drain)。再利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层或P型外延硅层。如图2所示，接着，在外延层11表面形成一硬掩膜层12，如氧化硅或氮化硅。然后，利用光刻、刻蚀等工艺，于硬掩膜层12中形成开口112，如直线形的开口，其具有宽度W1。然后，如图3所示，利用干刻蚀工艺，经由硬掩膜层12中的开口112，干刻蚀外延层11至一深度H1，形成沟槽122，其中，沟槽122的宽度约略等于开口112的宽度W1，而深度H1小于外延层11的厚度。如图4所示，进行一硬掩膜修整步骤，利用如湿刻蚀等方式去除宽度d的硬掩膜层12，如此将原本开口宽度为W1的开口112增宽为宽度为W2的开口112a，并显露出部分的沟槽122上缘的转角部位122a。根据本专利技术实施例，宽度d可以是约为0.5微米，但不限于此。如图5所示，接着于沟槽122中填满掺杂多晶硅层13。根据本专利技术实施例，掺杂多晶硅层13的电性与外延层11的电性相反，例如，若外延层11为N型，掺杂多晶硅层13则为P型掺杂，若外延层11为P型，掺杂多晶硅层13则为N型掺杂。根据本专利技术实施例，外延层11为N型。根据本专利技术实施例，掺杂多晶硅层13可以覆盖硬掩膜层12。随后，进行一高温扩散工艺，将掺杂多晶硅层13的掺杂物驱入到外延层11中，形成PN交替的超结。此时，扩散进入到外延层11的掺杂区210包括接近沟槽122表面的第一区域211以及较深入外延层11的第二区域212，其中，第一区域211的掺杂浓度高于第二区域212的掺杂浓度。例如，第一区域211的掺杂浓度可约介于1×1017atoms/cm3至1×1019atoms/cm3之间，而第二区域212的掺杂浓度约为1×1016atoms/cm3，但不限于上述浓度范围。根据本专利技术实施例，第一区域211的宽度约略等于上述硬掩膜修整步骤时所去除掉的硬掩膜层12的宽度d。如图6所示，接着进行干刻蚀工艺，以经过修整后的硬掩膜层12作为刻蚀硬掩膜，刻蚀去除全部的掺杂多晶硅层13以及至少刻蚀去除在第一区域211内的外延层11，形成沟槽222，其中，沟槽222的宽度约略等于开口112a的宽度W2，而沟槽222的深度H2大于沟槽122的深度H1，且可以大于或约略等于外延层11的厚度。需注意，若外延层11为N型，则上述沟槽222刻蚀的深度可以选择性地贯穿或不贯穿外延层11，若外延层11为P型的话，则沟槽222刻蚀的深度必须贯穿外延层11。如图7所示，沉积一硅氧层226，使硅氧层226填满沟槽222。在沉积硅氧层226之前，还可以先进行氧化工艺，在沟槽222表面形成一牺牲氧化层(未示于图中本文档来自技高网...

【技术保护点】
一种半导体功率器件的制作方法，其特征在于，包含：提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面形成一硬掩膜层；于所述硬掩膜层中形成至少一第一开口；经由所述第一开口刻蚀所述外延层，形成至少一第一沟槽；修整所述硬掩膜层，将所述第一开口增宽为一第二开口，并显露出所述第一沟槽上缘的转角部位；于所述第一沟槽中填满一掺杂层；进行一高温扩散工艺，将所述掺杂层的掺杂物驱入到所述外延层中，如此于所述第一沟槽内形成一掺杂区，所述掺杂区包括接近所述第一沟槽表面的一第一区域以及较深入所述外延层的一第二区域；以及进行一干刻蚀工艺，以经过修整后的所述硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的所述掺杂层以及至少刻蚀去除所述第一区域内的所述外延层，形成一第二沟槽。

【技术特征摘要】
2013.04.11 TW 1021129231.一种半导体功率器件的制作方法，其特征在于，包含：提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面形成一硬掩膜层；于所述硬掩膜层中形成至少一第一开口；经由所述第一开口刻蚀所述外延层，形成至少一第一沟槽；修整所述硬掩膜层，将所述第一开口增宽为一第二开口，并显露出所述第一沟槽上缘的转角部位；于所述第一沟槽中填满一掺杂层；进行一高温扩散工艺，将所述掺杂层的掺杂物驱入到所述外延层中，如此于所述第一沟槽内形成一掺杂区，所述掺杂区包括接近所述第一沟槽表面的一第一区域以及较深入所述外延层的一第二区域；以及进行一干刻蚀工艺，以经过修整后的所述硬掩膜层作为刻蚀硬掩膜，刻蚀去除全部的所述掺杂层以及至少刻蚀去除所述第一区域内的所述外延层，形成一第二沟槽。2.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，在形成所述第二沟槽后，另包含有：于所述第二沟槽中填入一硅氧层；去除所述硬掩膜层；以及于所述外延层的上表面形成一栅极氧化层以及一栅极。3.根据权利要求2所述的半导体功率器件的制作方法，其特征在于，在形成所述栅极后，另包含有：进行一离子注入工艺，于所述外延层中形成一离子阱；以及于所述离子阱中形成一源极掺杂区。4.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，所述掺杂层为掺杂多晶硅层。5.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，所述第一区域的掺杂浓度高于所述第二区域的掺杂浓度。6.根据权利要求5所述的半导体功率器件的制作方法，其特征在于，所述第一区域的掺杂浓度介于1×1017atoms/cm3至1×1019atoms/cm3之间，而所述第二区域的掺杂浓度为1×1016atoms/cm3。7.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，所述第一沟槽的宽度等于所述第一开口的宽度，而所述第一沟槽的深度小于所述外延层的厚度。8.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，所述第二沟槽的宽度等于所述第二开口的宽度。9.根据权利要求8所述的半导体功率器件的制作方法，其特征在于，所述第二沟槽的深度大于所述外延层的厚度。10.根据权利要求8所述的半导体功率器件的制作方法，其特征在于，所述第二沟槽的深度小于所述外延层的厚度。11.根据权利要求1所述的半导体功率器件的制作方法，其特征在于，所述半导体基底为N型重掺杂半导体基底，作为所述半导体功率器件的漏极。12.根据权利要求11所述的半导体功率器件的制作方法，其特征在于，所述外延层为N型外延硅层，所述掺杂层及所述掺杂区为P型。13.根据权利要求11所述的半导体功率器件的制作方法，其特征在于，所述外延层为P型外延硅层...

【专利技术属性】
技术研发人员：林永发，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：中国台湾;71