一种E1误码仪系统技术方案

本发明专利技术介绍了一种E1误码仪系统。将实现E1误码仪功能的模块和方法集成到E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。其中，上行链路上，E1信号生成模块主要是完成E1信号生成发送到E1信号接口。下行链路上，本地序列同步模块接收E1信号后根据帧头进行E1信号的同步检测；序列比较及误码统计模块将同步的E1信号与原来的E1信号进行误码和告警检测，将检测的误码和告警等信号通过CPU与web的处理显示到网页上。通过此方法实现的误码仪装置，不需要使用外围硬件电路，减少了设计的复杂度，同时可以使工程和批量生产提高工作效率，降低成本。

【技术实现步骤摘要】
一种E1误码仪系统
本专利技术涉及一种E1误码仪系统，将实现E1误码仪功能的模块和方法集成到E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。主要应用于通信领域。
技术介绍
伴随着Internet的迅速发展，在下一代网络中,以数据包为基本单元进行网络数据传输和交换的方式将占据统治地位。但是现存的服务于PSTN公共语音通信业务的PDH网络提供的E1电路还将会长期存在。在数字通信系统的性能测试中，通常使用E1误码分析仪对E1的误码性能进行测量。它虽然具有简单易用、测试内容丰富、误码测试结果直观、准确等优点，但是，E1误码分析仪价格昂贵，不易与某些系统接口适配，通常需要另加外部辅助长线驱动电路。在进行含E1业务的设备大批量生产时，如果直接使用误码仪则需要消耗大量成本、浪费资源，而且在工程使用时，长期携带误码仪也会十分不方便。目前通信系统中大量采用FPGA/ASIC作为系统的核心控制器件，将物理层上的各种协议层的功能集中在FPGA/ASIC内部实现，不仅提高了通信系统的集成度，同时也减少了硬件和软件的设计复杂度。
技术实现思路
为了解决上述问题，本专利技术将E1误码测试功能集成在E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等，无需安装软件，方便查看测试结果，减少设备投资成本，提高工作效率。本专利技术提出了一种E1误码仪系统。充分使用现有的E1设备硬件资源，实现E1的告警类型（主要的告警类型有帧丢失，AIS，图案失步，帧失步，误码及帧计数）及误码检测，提高批量生产和工程的工作效率，使工程开通和排查问题时更加方便。实现本专利技术的技术方案如下：一种E1误码仪系统，包括FPGA、CPU、web及显示模块；web及显示模块包括连接在一起的web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连接；web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中的各模块根据接收到的控制命令执行相应的动作；E1信号生成模块：生成256bitE1信号，前8bit作为E1帧头，后面248bit由m序列产生；本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码统计模块进行检测；序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输出至CPU；CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过共享存储将数据更新，供web及显示模块进行实时查询；显示模块：将查询到的值显示到网页上，实现web显示功能。所述E1信号生成模块通过15级扰码器随机产生E1信号。所述的本地序列同步模块，由于E1帧是奇偶帧交替传输的，所以在进行帧头检测时，要连续进行6帧检测—6种同步状态监测，直到6次都检测到同步则认为接收到的E1帧是帧同步的，否则为失步，对每帧进行帧头同步检测的具体过程为：帧头同步检测分为6种状态进行检测；在进行检测有无误码时都是对E1的帧头进行检测，从而判断是为失步还是同步；在A同步状态，检测是否同步，如果检测有误码则认为不同步，则进入到B同步保护状态，如果检测无误码继续在A同步状态进行检测；在B同步保护状态，如果检测无误码则认为同步，则进入A同步状态，继续进行A同步状态检测；在检测到有误码则进入C同步保护状态；在C同步保护状态，如果检测无误码则认为同步，继续进行A同步状态检测；如果检测到有误码则跳转到D失步状态；在D失步状态，进行检测以及校验，如有误码则认为是失步，此时判断为帧失步；如果在帧失步状态检测到帧无误码则跳到E搜索检验状态；在E搜索检验状态，如果有误码则发送到D失步状态，判定为帧失步；如果检测无误码则进入F搜索检验状态；在F搜索检验状态，如果检验有误码则发送到D失步状态，判定为帧失步；如果检验无误码则为帧同步，则进入A同步状态，判定为帧同步。所述E1信号生成模块生成E1信号的具体过程为：根据标准E1信号的要求，在复帧结构中有奇偶之分，偶帧第一个时隙传输帧同步码，为“10011011”；奇帧第一个时隙传输对告码，为“11111111”，本模块按照E1标准信号产生奇偶帧的第一个时隙作为帧头，之后的248bit数据部分由m序列产生；利用m序列产生数据，取出奇偶部分的数据；使用的时钟为锁相环生成的2.048M的时钟，在检测到系统复位信号拉高时开始进行计数，在计数开始的时候产生偶帧的帧头，之后为生成E1信号的偶帧部分，同时产生偶帧的标志；发送完成偶帧之后产生奇帧的帧头，接着是利用m序列生成的数据作为E1信号的奇帧发送，同时产生奇帧的标志；然后通过奇偶标志信号将数据以奇偶帧的形式交替发送到E1信号接口。所述本地序列同步模块的具体工作过程包括：接收E1信号接口发送的E1信号和时钟，采用高倍时钟对接口信号的时钟进行采样，将E1信号写入FIFO，在E1接口时钟上升沿的时候产生FIFO的写使能；FIFO的读使能通过FIFO中存储的E1信号个数和读空标志产生，将数据输出之后进行串并转换；将串并转换之后的数据通过状态机对帧头进行奇偶帧校验同时产生奇偶标志，将检测到的奇偶标志发送到序列比较及误码统计模块；同时对接收到的E1数据进行帧同步和失步校验；对检测到的同步帧数进行统计将统计到的帧数发送到总线至CPU；并记录当前和历史帧失步的标志发送到总线至CPU；将同步的E1信号发送至序列比较及误码统计模块。所述序列比较及误码统计模块的具体工作过程包括：接收本地序列同步模块已经同步上的E1信号，根据奇偶标志将rom表中的地址分类然后读出数据；将rom表中读出的数据与同步上的E1信号进行比较，通过比较判断是否有误码、AIS、信号丢失、图案失步的告警，将当前的告警信号保存到历史告警中，统计到历史的告警；然后将各种告警通过总线接口模块输出到CPU，CPU通过共享存储与web及显示模块通信，web及显示模块将告警以网页的形式显示出来，通过网页查看告警和误码是历史的还是当前的。与现有技术相比，本专利技术具有以下优点和有益效：1、测试方面，不需要搭建复杂的测试平台，只需要在开始测试时，从web界面上点击误码仪开关即可进行测试；2、生产成本方面，在进行批量生产时，不需要大量的传统误码仪，在每台设备上本身就携带误码仪，从而可以节约成本，在进行误码测试时可以节约生产时间；3、工程方面，不需要携带笨重的误码仪，只需要在工程开通时从web界面上点击误码仪开关即可验证工程是否开通成功；对于工程查找问题时，也不需要重新搭建平台；4、价格方面，不需要重新开发硬件，只需要在原来的硬件平台上面将软件更新，而且软件逻辑代码所占资源少，从开发成本上而大大节约了成本；5、开发技术方面，通过web进行结果的显示以及命令下发，不需要复杂的操作，直接点击即可查看。附图说明图1（a）为使用常规E1误码测试仪的系统架构图；图1（b）为本本文档来自技高网...

【技术保护点】
一种E1误码仪系统，其特征在于：包括FPGA、CPU、web及显示模块；web及显示模块包括web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连接； web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中的各模块根据接收到的控制命令执行相应的动作；E1信号生成模块：生成256bitE1信号，前8bit作为E1帧头，后面248bit由m序列产生；本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码统计模块进行检测；序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输出至CPU；CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过共享存储将数据更新，供web及显示模块进行实时查询；显示模块：将查询到的值显示到网页上，实现web显示功能。...

【技术特征摘要】
1.一种E1误码仪系统，其特征在于：包括FPGA、CPU、web及显示模块；web及显示模块包括web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连接；web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中的各模块根据接收到的控制命令执行相应的动作；E1信号生成模块：生成256bitE1信号，前8bit作为E1帧头，后面248bit由m序列产生；本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码统计模块进行检测；序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输出至CPU；CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过共享存储将数据更新，供web及显示模块进行实时查询；显示模块：将查询到的值显示到网页上，实现web显示功能；所述E1信号生成模块通过15级扰码器随机产生E1信号。2.根据权利要求1所述的一种E1误码仪系统，其特征在于：所述的本地序列同步模块，由于E1帧是奇偶帧交替传输的，所以在进行帧头检测时，要连续进行6帧检测—6种同步状态检测，直到6次都检测到同步则认为接收到的E1帧是帧同步的，否则为失步，对每帧进行帧头同步检测的具体过程为：帧头同步检测分为6种状态进行检测；在进行检测有无误码时都是对E1的帧头进行检测，从而判断是为失步还是同步；在A同步状态，检测是否同步，如果检测有误码则认为不同步，则进入到B同步保护状态，如果检测无误码继续在A同步状态进行检测；在B同步保护状态，如果检测无误码则认为同步，则进入A同步状态，继续进行A同步状态检测；在检测到有误码则进入C同步保护状态；在C同步保护状态，...

【专利技术属性】
技术研发人员：冯薇，陈俊林，艾锋，
申请(专利权)人：武汉虹信通信技术有限责任公司，
类型：发明
国别省市：湖北;42