完全包封的导电线制造技术

一般性地描述了完全包封的导电线。例如，第一电介质层形成在衬底上。铜布线布置在第一电介质层的顶表面之下。阻挡金属层形成在铜布线之上，阻挡金属层与第一电介质层的顶表面齐平，并且第二电介质层形成在阻挡金属层和第一电介质层的顶表面上。也公开并且要求保护了其他实施例。

【技术实现步骤摘要】
【国外来华专利技术】完全包封的导电线
本专利技术的实施例在半导体结构领域中，并且具体地为完全包封的导电线。
技术介绍
对于过去数十年而言，集成电路中特征的缩放已经是不断发展的半导体工业背后 的推动力。缩小至越来越小的特征使得提高了在半导体芯片的受限面积上的功能单元的密 度。例如，缩减的晶体管尺寸允许在芯片上包含增多了数目的存储器件，导致制造具有增大 了容量的产品。然而，对于更多容量的追求使并非没有问题。制造每个器件使其都不具有 甚至细微的缺陷的必要性变得越来越显著。 在具有铜布线的半导体器件中，例如，两个关注点是铜扩散以及铜电迁移。铜扩散 (其中铜扩散到其他相邻材料）可以导致电气短路，例如其中铜扩散穿过薄电介质层。铜电 迁移（其中铜可以在其自身之中流动，例如在夹点（pinch point)周围流动）可以导致电 气空隙（void)。 【附图说明】 图1A至图1D是根据本专利技术实施例的、在处理的各个阶段中的示例性导电线的截 面图的图解示图。 图2是根据本专利技术实施例的、示例性完全包封的导电线的截面图的图解示图。 图3是根据本专利技术实施例的、示例性完全包封的导电线的截面图的图解示图。 图4是根据本专利技术实施例的、形成已包封的完全包封的导电线的示例性方法的流 程图。 图5是根据本专利技术实施例的、适用于完全包封导电线的示例性电子设备的方块 图。 【具体实施方式】 描述说明了完全包封的导电线。在以下说明中，阐述了多个具体细节，诸如具体金 属布线层数目和材料状态，以便提供对本专利技术实施例的透彻理解。对于本领域技术人员而 言明显的是，可以不采用这些具体细节而实施本专利技术的实施例。在其他情形下，并未详细描 述已知的特征，诸如集成电路设计布图，以便避免不必要地使本专利技术的实施例难以理解。此 夕卜，应该理解的是，附图中所示的各个实施例是示意性的表示，并且未必按照比例绘制。 参照图1A至图1D，展现了根据本专利技术实施例的、在处理的各个阶段中的示例性导 电线的截面图的图解示图。在器件100A中，铜布线104已经形成在电介质层102中。在一 个实施例中，通过沉积例如钽的金属晶种层并且随后采用铜镀覆晶种层而在形成于电介质 层102中的开口的底部和侧壁上形成铜布线104。 在器件100B中，使用铜湿法蚀刻已经将铜布线104的高度降低至在电介质层的顶 表面106之下。在一个实施例中，铜湿法蚀刻包括诸如朽 1檬酸的蚀刻剂。在另一实施例中， 铜湿法蚀刻也包括诸如过氧化氢的氧化剂。在另一实施例中，铜湿法蚀刻也包括诸如1，2， 3-苯并三唑的螯合钝化剂。 在器件100C中，已经通过沉积阻挡金属108而覆盖了电介质层。在一个实施例中， 阻挡金属108包括钽，然而可以使用钽或其他合适的阻挡金属的合金。 在器件100D中，已经移除了在顶表面106之上的阻挡金属108。在一个实施例中， 使用机械抛光来平坦化阻挡金属108,使其与顶表面106齐平。 参照图2,展示了根据本专利技术实施例的、示例性完全包封导电线的截面图的图解示 图。如图所不，器件200包括衬底202、第一电介质层204、第一铜布线206、阻挡金属208、 第二电介质层210、以及第二铜布线212。 在实施例中，衬底202由适用于半导体器件制造的材料构成。在一个实施例中，衬 底202是由材料的单晶构成的体（bulk)衬底，所述材料可以包括但不限于硅、锗、硅锗或 III-V族化合物半导体材料。在另一实施例中，衬底202包括具有顶部外延层的体层。在 具体实施例中，体层由材料的单晶构成，所述材料可以包括但不限于硅、锗、硅锗、III-V族 化合物半导体材料或石英，而顶部外延层由可以包括但不限于硅、锗、硅锗或III-V族化合 物半导体材料的单晶层构成。在另一实施例中，衬底202包括在中部绝缘体层上的顶部外 延层，其中中部绝缘体层在下部体层之上。顶部外延层由可以包括但不限于硅（例如用以 形成绝缘体上硅（SOI)半导体衬底）、锗、硅锗、III-V族化合物半导体材料的单晶层构成。 绝缘体层由可以包括但是不限于二氧化硅、氮化硅或氮氧化硅的材料构成。下部的体层由 可以包括但是不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶构成。衬底202 可以进一步包括掺杂剂杂质原子。 根据本专利技术的实施例，衬底202上或中具有制造在硅衬底中并且包裹在电介质层 中的互补金属氧化物半导体（CMOS)晶体管的阵列。多个金属互连可以形成在晶体管之上， 以及在周围的电介质层上，并且用于电连接晶体管以形成集成电路。 在实施例中，电介质层204和210是低K电介质层（具有小于二氧化硅的介电常 数4的层）。在一个实施例中，通过诸如但不限于旋涂工艺、化学气相沉积工艺、或者基于聚 合物的化学气相沉积工艺的工艺来形成电介质层204和210。在具体实施例中，通过涉及 娃烧或有机金属娃烧作为前驱气体的化学气相沉积工艺来形成电介质层204和210。在实 施例中，电介质层204和210由不会显著有助于在后续形成在电介质层204和210中或上 的一系列金属互连之间的泄漏电流的材料构成。在一个实施例中，电介质层204和210由 2. 5至小于4的范围内的材料构成。在特定实施例中，电介质层204和210由诸如但不限于 具有0-10%孔隙率的掺碳氧化物或者硅酸盐的材料构成。然而在另一实施例中，电介质层 204和210由二氧化硅构成。 铜布线206和212可以表示过孔、另一金属布线、或者形成在过孔与半导体器件之 间的实际接触结构。在实施例中，铜布线206和212的至少一部分电耦合至包括在逻辑电 路中的一个或多个半导体器件。阻挡金属208可以完全包封铜布线206,并且将第一铜布 线206与第二铜布线212导电地耦合。在一个实施例中，阻挡金属208是钽。在另一实施 例中，阻挡金属208是多种金属的组合。 参照图3,示出了根据本专利技术实施例的、示例性完全包封导电线的截面图的图解示 图。如图所示，器件300包括衬底302、第一电介质层304、铜布线306、阻挡金属308、第二 电介质层310、以及金属-绝缘体-金属（MIM)电容器312。 在一个实施例中，MM电容器312形成在第二电介质层310上并且与阻挡金属308 耦合。在一个实施例中，器件300包括在衬底302中的晶体管并且用于DRAM。本领域技术 人员将明了的是，具有阻挡金属308的完全包封铜布线306可以防止铜扩散和电迁移。 图4是根据本专利技术实施例的、形成已包封的完全包封导电线的示例性方法的流程 图。 参照流程图400的操作402,在衬底上形成第一电介质层。 参照流程图400的操作404,在第一电介质层的顶表面之下形成铜布线。在一个实 施例中，通过在穿过电介质层的顶表面形成的开口的底部和侧壁上沉积晶种金属、并且随 后在晶种金属上镀覆铜，从而形成铜布线。 参照流程图400的操作406,在铜布线之上形成阻挡金属。在实施例中，这完全包 封了铜布线。在一个实施例中，在第一电介质层的顶表面之上沉积钽，并且随后向下抛光以 与顶表面齐平。 参照流程图400的操作408,在第一电介质层和阻挡金属层上形成第二电介质层。 参本文档来自技高网...

【技术保护点】
一种方法，包括：在衬底上形成第一电介质层；在所述第一电介质层的顶表面之下形成铜布线；在所述铜布线之上形成阻挡金属层，所述阻挡金属层与所述第一电介质层的顶表面齐平；以及在所述第一电介质层的顶表面以及所述阻挡金属层上形成第二电介质层。

【技术特征摘要】
【国外来华专利技术】1. 一种方法，包括： 在衬底上形成第一电介质层； 在所述第一电介质层的顶表面之下形成铜布线； 在所述铜布线之上形成阻挡金属层，所述阻挡金属层与所述第一电介质层的顶表面齐 平；以及 在所述第一电介质层的顶表面以及所述阻挡金属层上形成第二电介质层。2. 根据权利要求1的方法，进一步包括在所述第二电介质层中形成金属-绝缘体-金 属（MIM)电容器，所述MIM电容器与所述阻挡金属层耦合。3. 根据权利要求1所述的方法，进一步包括在所述第二电介质层中形成铜布线，所述 铜布线与所述阻挡金属层耦合。4. 根据权利要求1所述的方法，其中，在所述第一电介质层的顶表面之下形成铜布线 包括： 形成开口，所述开口具有穿过所述第一电介质层的顶表面的底部和侧壁； 在所述底部和侧壁上沉积阻挡金属的晶种层； 采用铜镀覆所述开口；以及 执行铜湿法蚀刻以将所述铜的高度降低到低于所述第一电介质层的顶表面。5. 根据权利要求4所述的方法，其中，执行铜湿法蚀刻包括柠檬酸蚀刻剂。6. 根据权利要求4所述的方法，其中，执行铜湿法蚀刻包括氧化剂。7. 根据权利要求4所述的方法，其中，执行铜湿法蚀刻包括螯合钝化剂。8. 根据权利要求1所述的方法，其中，在所述铜布线之上形成阻挡金属层包括： 在通过铜湿法蚀刻形成的所述铜布线之上的区域中沉积钽；以及 抛光所述钽，以相对于所述第一电介质层的顶表面平坦化。9. 一种半导体结构，包括： 第一电介质层，所述第一电介质层布置在衬底上； 铜布线，所述铜布线在所述第一电介质层的顶表面之下； 在所述铜布线的至少一部分之上的阻挡金属层，所述阻挡金属层与所述第一电介质层 的顶表面齐平；以及 第二电介质层，所述第二电介质层在所述第一电介质层的顶表面以...

【专利技术属性】
技术研发人员：N·林德特，K·J·辛格，BC·李，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US