集成电感结构以及集成电感结构制造方法技术

本发明专利技术公开了一种集成电感结构以及集成电感结构制造方法，该集成电感结构包含有：一半导体基底、多个直通硅晶穿孔以及一电感。该多个直通硅晶穿孔形成于该半导体基底中并排列成一特定图案，且该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护；以及该电感形成于该半导体基底上方。该集成电感结构制造方法包含有：形成一半导体基底；于该半导体基底中形成多个直通硅晶穿孔，并将该多个直通硅晶穿孔排列成一特定图案；于该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护；以及于该半导体基底上方形成一电感。

【技术实现步骤摘要】

本专利技术有关于一种集成电感结构以及一种集成电感结构制造方法，特别是有关于具有创新的图案式接地防护(Patterned Ground Shield, PGS)的一种集成电感结构以及一种集成电感结构制造方法。
技术介绍
随着IC制造朝系统单芯片(SoC)方向发展,集成电感(integrated inductor)等被动元件已被广泛整合制作在高频集成电路中。由于IC制造一般采用硅基底的结构，集成电感因为基底损耗而存在着低品质因子(Q-factor)问题。 因此，有人提出利用多晶硅(polysilicon)金属构成的图案式接地防护层(Patterned Ground Shield, PGS),来降低集成电感的电磁润电流(eddy current),藉以提高品质因子，举例来说，请参考图1，图1所绘示的为美国专利第8106479号所揭示的一集成电感结构50的一剖面示意图。如图1所示，图案式接地防护22形成于电感30与栅极氧化层24之间，然而，这样的图案式接地防护22对于形成于半导体基底10中深层的电磁涡电流的阻断效果很差，而且图1中的图案式接地防护22的材质是多晶硅，无法有效地降低电磁涡电流。
技术实现思路
有鉴于此，本专利技术的主要目的在提供一种集成电感结构以及一种集成电感结构制造方法，其具有创新的图案式接地防护(Patterned Ground Shield, PGS),可以降低电磁润电流(eddy current)并且提高品质因子(Q_factor)。 根据本专利技术揭示一种集成电感结构，该集成电感结构包含有:一半导体基底、多个直通娃晶穿孔(Through Silicon Via,TSV)以及一电感。该多个直通娃晶穿孔形成于该半导体基底中并排列成一特定图案，且该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护(Patterned Ground Shield, PGS);以及该电感形成于该半导体基底上方。 根据本专利技术还揭示一种集成电感结构制造方法，该集成电感结构制造方法包含有:形成一半导体基底；于该半导体基底中形成多个直通娃晶穿孔(Through Silicon Via,TSV)，并将该多个直通硅晶穿孔排列成一特定图案；于该多个直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护(Patterned Ground Shield, PGS);以及于该半导体基底上方形成一电感。 综上所述，相较于现有技术，由于本专利技术所揭示的具有创新的图案式接地防护(Patterned Ground Shield, PGS),可以阻隔半导体基底中深层的电磁涡流(eddy current)的形成，并且能阻断电磁涡流可能发生的路径，阻绝效果更彻底，并且提高品质因子(Q-factor )。 【附图说明】 图1所绘示的为美国专利第8106479号所揭示的一集成电感结构的一剖面示意图。 图2所绘示的为依据本专利技术的一第一实施例的一种集成电感结构的一剖面示意图。 图3为本专利技术的第一实施例的集成电感结构的一结构俯视图。 图4所绘示的为依据本专利技术的第一实施例的集成电感结构来概述本专利技术的集成电感结构制造方法的一第一实施例的流程图。 图5所绘示的为依据本专利技术的一第二实施例的一种集成电感结构的一剖面示意图。 图6为本专利技术的第二实施例的集成电感结构的一结构俯视图。 图7所绘示的为依据本专利技术的一第三实施例的一种集成电感结构的一剖面示意图。 图8为本专利技术的第二实施例的集成电感结构的一结构俯视图。 图9所绘示的为依据上述本专利技术的第二实施例的集成电感结构来概述本专利技术的集成电感结构制造方法的一第二实施例的流程图。 图10所绘示的为依据本专利技术的一第四实施例的一种集成电感结构的一剖面示意图。 图11为本专利技术的第四实施例的集成电感结构的一结构俯视图。 图12所绘示的为依据本专利技术的第四实施例的集成电感结构应用于覆晶技术的一简化示意图。 图13所绘示的为依据本专利技术的第四实施例的集成电感结构来概述本专利技术的集成电感结构制造方法的一第四实施例的流程图。 图14所绘不的为依据本专利技术的一第五实施例的一种集成电感结构900的一剖面示意图。 图15为本专利技术的第五实施例的集成电感结构的一结构底部俯视图。 图16所绘示的为依据本专利技术的第五实施例的集成电感结构应用于一三维芯片的一简化不意图。 图17所绘示的为依据本专利技术的第五实施例的集成电感结构来概述本专利技术的集成电感结构制造方法的一第五实施例的流程图。 图18所绘示的为依据本专利技术的实施例的集成电感结构应用于一三维芯片的一简化示意图。 其中，附图标记说明如下: 10:半导体基底 22:图案式接地防护 24:栅极氧化层 30:电感 50:集成电感结构 200:集成电感结构 202:半导体基底 204:深沟槽 206:电感 208:图案式接地防护 500:集成电感结构 502:半导体基底 504:直通硅晶穿孔 506:电感 508:图案式接地防护 510:遮蔽金属层图案 700:集成电感结构 702:半导体基底 704:重分布金属层 706:电感 708:图案式接地防护 720:第一芯片 730:第二芯片 900:集成电感结构 902:半导体基底 904:直通硅晶穿孔 906:电感 908:图案式接地防护 910:背面重分布金属层 920:三维芯片 930:第一芯片 940:硅插件 950:第二芯片 1120:三维芯片 1130:第一芯片 1140:硅插件 1150:第二芯片 【具体实施方式】 请参考图2，图2所绘示的为依据本专利技术的一第一实施例的一种集成电感结构200的一剖面示意图。如图2所示，集成电感结构200包含有:一半导体基底202、多个深沟槽(deep trench)204以及一电感206。该多个深沟槽204形成于半导体基底202中并排列成一特定图案(举例来说，如图3所示，图3为集成电感结构200的一结构俯视图，但本专利技术不限于此)，且该多个深沟槽204中填充一金属材料(例如铜、铝或金或其合金等)，以形成一图案式接地防护(Patterned Ground Shield,PGS)208,其中该多个深沟槽204的宽度可小于20微米，且该多个深沟槽204的深度可为如小于100微米但大于20微米，以及电感206形成于半导体基底202上方。另外，在本专利技术中，电感206与半导体基底202之间可不具有其他任何多余的图案式接地防护。请注意，上述的实施例仅作为本专利技术的举例说明，并非本专利技术的限制条件，举例来说，图案式接地防护208也可以另外接地，以进一步降低电磁涡电流(eddy current)并且提高品质因子(Q-factor)。见图2和3,较佳地,其中图案式接地防护208实质上在该电感206下方与其正交(垂直)。 与过去不同，由于目前的先进半导体工艺技术可以制作出宽度极小的深沟槽，因此本专利技术可以藉此在半导体基底200中制作具有该特定图案的深沟槽204，并且于深沟槽204中填充该金属材料，以形成创新的图案式接地防护，用于取代传统技术中以多晶硅设置于电感与栅极氧化层之间的图案式接地防护(请参考图1本文档来自技高网...

【技术保护点】
一种集成电感结构，包含有：一半导体基底；多个直通硅晶穿孔，形成于该半导体基底中并排列成一特定图案，且该直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护；以及一电感，形成于该半导体基底上方。

【技术特征摘要】
1.一种集成电感结构，包含有: 一半导体基底； 多个直通硅晶穿孔，形成于该半导体基底中并排列成一特定图案，且该直通硅晶穿孔中填充一金属材料，以形成一图案式接地防护；以及一电感，形成于该半导体基底上方。2.如权利要求1所述的集成电感结构,另包含有: 一遮蔽金属层图案，形成于该半导体基底的上方，以根据该特定图案连接该多个直通硅晶穿孔以共同形成该图案式接地防护。3.如权利要求2所述的集成电感结构，其中该遮蔽金属层图案实质上在该电感下方与该电感正交。4.如权利要求1所述的集成电感结构，其中该图案式接地防护接地。5.如权利要求1所述的集成电感结构，其中该直通硅晶穿孔的宽度小于20微米。6.如权利要求1所述的集成电感结构，其应用于一三维芯片中的一娃插件。7.如权利要求1所述的集成电感结构，其中该金属材料为铜、铝或金。8.如权利要求1所述的集成电感结构,另包含有: 一背面重分布金属层图案，形成于该半导体基底的下方，以根据该特定图案连接该多个直通硅晶穿孔...

【专利技术属性】
技术研发人员：叶达勋，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71