堆叠纳米线制造方法技术

本发明专利技术公开了一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽与鳍片；步骤c，在鳍片侧面形成侧墙；步骤d，刻蚀鳍片，在侧墙下方形成第二沟槽；步骤e，后处理鳍片，形成堆叠纳米线。依照本发明专利技术的堆叠纳米线制造方法，混合采用各向异性与各向同性刻蚀，在侧壁形成的侧墙保护下实现了选择性刻蚀，由此提高了堆叠纳米线的精度，有利于器件小型化。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种堆叠纳米线的制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。 在全环绕纳米线多栅器件的制造过程中，已知的一种方法如下:在Si衬底上形成硬掩模，采用SF6刻蚀气体的各向异性等离子体干法刻蚀在硬掩模下方衬底中形成略微内凹的第一沟槽，相对的第一沟槽之间留有衬底材料构成鳍片结构；采用高密度CxF (碳氟比较高)刻蚀气体的等离子体刻蚀，在衬底上以及第一沟槽侧壁形成钝化层；再次SF6各向异性刻蚀，去除衬底上钝化层，留下第一沟槽内侧壁的钝化层；SF6各向同性刻蚀，继续刻蚀衬底，在第一沟槽下方形成第二沟槽；依次类推，形成多个沟槽以及鳍片结构；氧化沟槽间的鳍片结构，去除氧化物，留下纳米线阵列。该方法工艺控制困难，纳米线密度较小，一致性较差。 另一种已知的方法包括:在SOI衬底上依次外延形成Si与Ge/SiGe的交叠外延层，在顶层形成硬掩模层，刻蚀形成栅极线条，选择性刻蚀去除相邻Si层之间的Ge/SiGe层，留下Si纳米线。该方法受限于Ge/SiGe层界面性能差，工艺成本高，难以普及。 又一种已知的方法包括对衬底交替进行各向异性和各向同性的刻蚀，在衬底中形成多个Σ形剖面的沟槽。形成Σ形剖面的沟槽的方法例如是利用Si衬底在TMAH等刻蚀液中110面刻蚀速率大于100面速率，使得刻蚀终止在选定的晶面上。然而，该方法很难控制沟槽(纳米线)形状在垂直方向上的均一性，例如沟槽的上端点与下端点不在垂直线上(沟槽上部刻蚀较快，使得下部宽于上部)，不易于形成纳米线堆叠结构。
技术实现思路
由上所述，本专利技术的目的在于提供一种能低成本、高效的。 为此，本专利技术提供了一种，包括:步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽与鳍片；步骤C，在鳍片侧面形成侧墙；步骤d，刻蚀鳍片，在侧墙下方形成第二沟槽；步骤e，后处理鳍片，形成堆叠纳米线。 其中，重复步骤b至步骤d，形成上下层叠的多个鳍片组构成的鳍片阵列。 其中，步骤b中采用各向异性的刻蚀，形成的第一沟槽具有垂直侧壁。 其中，步骤c进一步包括:在衬底上以及鳍片侧面形成介质层；各向异性刻蚀介质层，去除衬底上介质层，仅在鳍片侧面留下介质层构成侧墙。 其中，形成介质层的方法包括沉积和/或热氧化。 其中，步骤d中采用各向同性的刻蚀，形成的第二沟槽具有内凹部分。 其中，各向同性刻蚀方法包括干法刻蚀和/或湿法腐蚀。 其中，步骤d中的第二沟槽之间保留有鳍片的剩余部分，或者第二沟槽穿通以使得鳍片相互分离。 其中，步骤e进一步包括:在鳍片表面形成氧化层；去除氧化层，露出鳍片。 其中，步骤e包括:在氢气氛围下退火，使得鳍片圆润化形成堆叠纳米线。 依照本专利技术的，混合采用各向异性与各向同性刻蚀，在侧壁形成的侧墙保护下实现了选择性刻蚀，由此提高了堆叠纳米线的精度，有利于器件小型化。 【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中: 图1至图9为依照本专利技术的制造方法各步骤的剖示图；以及 图10为依照本专利技术的制造方法的示意性流程图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能低成本、高效的。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。 首先，以下将结合图10的流程图并且参照图1至图9的剖面示意图来详细说明依照本专利技术的半导体器件制造方法各步骤。 如图1所示，在衬底I上形成硬掩模2。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体娃(Si)、绝缘体上娃(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，衬底I为体Si以便与CMOS工艺兼容而用于制作大规模集成电路。更优选地，衬底I为 (100)晶面。 通过LPCVD、PECVD, UHVCVD, HDPCVD、热氧化、化学氧化、MBE、ALD、蒸发、溅射等常规方法，在衬底I上形成硬掩模层，并利用已知工艺光刻/刻蚀形成硬掩模图形2。硬掩模2的材料可以是氧化硅、氮化硅、氮氧化硅及其组合。 如图2所示，刻蚀衬底I形成第一沟槽1G，硬掩模2下方留下的衬底I剩余部分构成第一鳍片1F。刻蚀优选为各向异性刻蚀，以使得第一沟槽IG的侧壁为(基本)垂直。各向异性刻蚀优选是氟基气体等离子体干法刻蚀，以便于通过控制刻蚀条件精确控制刻蚀深度dE，进而控制最终纳米线高度/厚度。优选地，刻蚀使得第一沟槽IG的侧壁为(110)面且(基本)垂直衬底，而衬底I表面仍然为(100)面。 如图3所示，在衬底1、鳍片IF以及第一沟槽IG表面形成介质层3。可以通过LPCVD、PECVD、HDPCVD、UHVCVD、MBE、ALD等方法沉积，也可以通过热氧化(例如在高温炉内加热)、化学氧化(例如浸入含有臭氧的去离子水中)来氧化生长而形成介质层3。介质层3的材质优选地不同于硬掩模2、衬底I，可以选自氧化硅、氮化硅、氮氧化硅、高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如 MgO、Al2O3、Ta2O5、Ti02、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如 HfS1N)；钙钛矿相氧化物(例如PbZrxIVxO3 (PZT),BaxSr1^xT13 (BST))。在本专利技术一个优选实施例中，介质层3为热氧化工艺形成的氧化硅，因为热氧化工艺能使得氧化硅的介质层3与硅的衬底I之间存在明显的生长速率差，有利于提高介质层3的保形性。介质层3完全覆盖了衬底1、鳍片1F、第一沟槽IG的表面。 如图4所示，选择性刻蚀去除衬底I表面的部分介质层3，仅在鳍片IF (第一沟槽1G)侧面保留部分介质层3，构成鳍片侧墙3S。刻蚀方法优选是各向异性的刻蚀，例如等离子体干法刻蚀，可以选用氟基气体一诸如碳氟基气体(CxHyFz)或者氯基气体一诸如Cl2和/或 HC1。 如图5所示 ，继续刻蚀衬底1，在鳍片IF下方形成第二沟槽1G’。由于鳍片侧墙3S的保护，刻蚀对于鳍片IF影响较小，而是在其下方形成了内凹的第二沟槽1G’。此处本文档来自技高网...

【技术保护点】
一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，刻蚀衬底形成第一沟槽与鳍片；步骤c，在鳍片侧面形成侧墙；步骤d，刻蚀鳍片，在侧墙下方形成第二沟槽；步骤e，后处理鳍片，形成堆叠纳米线。

【技术特征摘要】
1.一种堆叠纳米线制造方法，包括: 步骤a，在衬底上形成硬掩模； 步骤b，刻蚀衬底形成第一沟槽与鳍片； 步骤C，在鳍片侧面形成侧墙； 步骤d，刻蚀鳍片，在侧墙下方形成第二沟槽； 步骤e，后处理鳍片，形成堆叠纳米线。2.如权利要求1的堆叠纳米线制造方法，其中，重复步骤b至步骤d，形成上下层叠的多个鳍片组构成的鳍片阵列。3.如权利要求1的堆叠纳米线制造方法，其中，步骤b中采用各向异性的刻蚀，形成的第一沟槽具有垂直侧壁。4.如权利要求1的堆叠纳米线制造方法，其中，步骤c进一步包括: 在衬底上以及鳍片侧面形成介质层； 各向异性刻蚀介质层，去除衬底上介质层，仅在鳍片侧面留下介质层构成侧墙。5....

【专利技术属性】
技术研发人员：秦长亮，殷华湘，洪培真，马小龙，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11