抗变化的金属氧化物半导体场效应晶体管制造技术

使用高K、金属栅极“后沟道”工艺制造抗变化的金属氧化物半导体场效应晶体管（MOSFET)。空腔在间隔区之间形成，间隔区形成在具有独立的漏极区和源极区的阱区上，并且之后凹槽形成至阱区中。有源区在凹槽中形成，包括可选的窄的高掺杂层（基本上是掩埋外延层），在高掺杂层上形成第二未掺杂层或者轻掺杂层，第二未掺杂层或者轻掺杂层是沟道外延层。利用低温外延生长，通过单个或多个δ掺杂、或平板掺杂，可以实现低掺杂外延层下方的高掺杂。在沟道外延层上生成高K介电叠层，在高K介电叠层上、在空腔边界内形成金属栅极。在本发明专利技术的一个实施方式中，多晶硅盖或者非晶硅盖被添加在金属栅极的顶部上。

【技术实现步骤摘要】
【国外来华专利技术】抗变化的金属氧化物半导体场效应晶体管相关申请的交叉引用本申请要求2011年8月22日递交的美国临时专利申请N0.61/526，033和2011年12月8日递交的美国临时专利申请N0.61/568，523的利益。
本专利技术总体涉及金属氧化物半导体场效应晶体管(MOSFET)的制造，尤其涉及为阈值电压在其他相同的晶体管之间的再现性而制造的MOSFET。
技术介绍
带有高K (高介电常数)的金属栅极叠层的金属氧化物半导体(MOS)场效应晶体管(MOSFET)的阈值电压的随机变化(σ Vt)是由一些主要因素引起的:(i)在阱中和在栅极下方的袋形注入区中的随机掺杂波动(RDF)，其中，随机掺杂波动引起耗尽层厚度的变化；(ii )由蚀刻栅极的轮廓的随机变化导致的、引起栅极电极的长度的随机变化的线边缘粗糙度(LER);以及(iii)由于栅极材料的颗粒结构导致的、引起局部功函数的随机变化的金属栅极粒度(MGG)。存在第四变化(有效沟道长度的随机变化)的来源，被称为随机扩展波动(RXF)，由将沟道与源极扩展或者漏极扩展分开的结的位置的统计变化引起。然而，随着MOSFET变小，RDF，LER和RXF的影响增加，并成为确定σ Vt的主要因素。第一影响，RDF，最近得到了强烈关注。在漏极扩展位置的随机性RXF具有两个主要来源:a)由于散射引起的注入离子的最后位置的改变；以及，b)受激活和随后的热处理影响的源极/漏极扩展离子的活性和位置的改变。 本领域众所周知的是，随着MOSFET走向越来越精细的尺寸，因此阈值电压σ VT的变化严重破坏阈值电压在其他相同的晶体管中的再现性。这个影响是必然的，并且其对使用数百万个几乎最小尺寸的晶体管的互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)的影响尤其严重。超薄的绝缘体上硅(SOI)结构(例如，全耗尽型SOI (FDSOI)和三维晶体管(FinFET和Tr1-Gate)的开发在很大程度上是由于需求而被促动，以减少RDF引起的阈值差σντ。这个趋势远离更传统的体硅MOS制造，不利地影响了成本和可用性。在图4中示出通过后栅极工艺形成的标准的体硅MOSFET的剖面400。在一种导电类型的体硅410上，形成相反导电类型的漏极区和源极区420。在整个MOSFET晶体管上形成S12隔离层430，具有用于到相应的漏极端子和源极端子的连接470的开口。在MOSFET的后栅极工艺中，通过具有形成在S12层的上方的间隔区440而形成栅极。S12被去除且通常被其上形成有金属栅极460的高K介电叠层450所代替。在某些实施方式中，间隔区通过重复沉积和刻蚀工艺来形成。 Asenov 等在“Suppress1n of Random Dopant-1nduced Threshold VoltageFluctuat1ns in Sub-0.1-μ m MOSFETs with Epitaxial and δ-Doped Channels，，( IEEETransact1ns on Electron Devices,第 46 卷，第 8 期，1999 年 8 月，第 1718-1724 页)描述解决RDF问题的一种方法。这个方法符合体硅晶体管，并且没有与FinFET和FDSOI相关联的相同的成本惩罚。这个方案具有三个关键部件:a)在紧接栅极氧化物的下方放置薄的、近似10纳米的、最小掺杂的外延层；b)在薄的外延层的远离栅极介电界面的边界处放置具有非常高浓度的用于NMOS设备的受主或用于PMOS设备的施主的更薄的层；以及，c)在未掺杂的外延层和高度掺杂的较薄的层的下方并入中度重掺杂的阱层。Fujita等已在他们的论文 “Advanced Channel Engineering Achieving Aggressive Reduct1n of VtVariat1n for Ultra-Low-Power Applicat1ns，，(Electron Devices Meeting (IEDM), 20llIEEEInternat1nal,第 32.3.1-32.3.4 页，2011 年 12 月 5-7 日)中描述了相似的结构。图5中示出这样的外延式晶体管的剖面500。在通过牺牲栅极氧化物的沟道掺杂注入之后和在形成牺牲多晶硅栅极和源极漏极区525之前，外延层510沉积在整个硅晶片上。在一些情况下，例如，在 Hokazon0.A 等的 “25_nm Gate Length nMOSFET With Steep ChannelProfiles Utilizing Carbon-Doped Silicon Layers (A P-Type Dopant ConfinementLayer)，，(Electron Devices, IEEE Transact1ns on Electron Devices,第 58 卷，第 5期，第1302-1310页，2011年五月)中，在外延之前引入碳以延迟在源极/漏极注入激活期间掺杂扩散进低掺杂的外延区。然而，这是非常困难的任务，并且实验已经显示由于后续处理步骤造成分布劣化，这导致掺杂渗透进低掺杂外延层。 Roy 等在 “Random Dopant Fluctuat1n Resistant “Bulk” MOSFETs withEpitaxial Delta Doped Channels，，(Ultimate Integrat1n in Silicon(ULIS)Conference, Glasgow, Scotland, 2007)中在解决薄的外延层时进一步放大了这些概念，在已知的45nmCM0S技术的上下文中加上δ层，具有35nm的栅极长度。在每种情况下，模拟临界的δ层掺杂如同它具有狄拉克δ函数的深度分布，S卩，掺杂离子分布在不同的薄层中。在所有情况下，实现了由于RDF造成的阈值电压σ Vt的统计变化的大幅降低。在这些模拟中，δ掺杂层通常耗尽，并且该层提供用于来调整阈值电压的标称值的工具。然而，高温处理将充分地改变掺杂分布，影响期望的益处。尽管众所周知某些互补掺杂物(例如碳)可以至少在η-沟道设备中在热处理期间延迟运动,但该问题依然存在。 栅极结构的从二氧化硅或者氮氧化物上的多晶硅到高K栅极介电叠层上的金属的最近的改变已经改变了工艺顺序。(本文和随后的权利要求中用到的高K或者高介电常数指的是高于二氧化硅的介电常数(κ=3.9)的介电常数；超过6的有效介电常数K将会是优选的高K电介质。)这对于“后栅极”工艺流程尤其正确。在这个工艺中，虽然看似完整的晶体管，其中在多晶硅栅极的每一侧具有氧化物和/或氮化硅侧壁间隔区，但栅极实际上是牺牲的结构。栅极结构和下面的保护性氧化物被刻蚀掉，露出硅表面。然后，采用这样的步骤顺序:a)沉积高K栅极电介质，通常通过原子层沉积；b)沉积具有受控的功函数的金属栅极来设置阈值电压；以及，c)沉积坚固的栅极材料，通常为掺杂的非晶硅。在许多情况下，上述顺序增加化学机械抛光步骤来确保各个层的定位。然而，这个结构没有克服由RDF、LER或RXF造成的缺陷。与前栅极工艺相比，在“后栅极”工艺中的金属的形态减少被认为是MGG的本文档来自技高网...

【技术保护点】
一种金属氧化物半导体场效应晶体管MOSFET，包括：在衬底上形成的阱；漏极区；与所述漏极区分离的源极区，所述源极区和漏极区形成在所述阱的顶部中；凹槽，所述凹槽形成在所述阱中并且延伸通过所述源极区和所述漏极区中的每个的边缘；沟道外延层，所述沟道外延层形成在所述凹槽中且接触所述沟道外延层具有的所述源极区及所述漏极区；高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。

【技术特征摘要】
【国外来华专利技术】2011.08.22 US 61/526,033;2011.12.08 US 61/568,523;1.一种金属氧化物半导体场效应晶体管MOSFET，包括: 在衬底上形成的阱； 漏极区； 与所述漏极区分离的源极区，所述源极区和漏极区形成在所述阱的顶部中； 凹槽，所述凹槽形成在所述阱中并且延伸通过所述源极区和所述漏极区中的每个的边缘； 沟道外延层，所述沟道外延层形成在所述凹槽中且接触所述沟道外延层具有的所述源极区及所述漏极区； 高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及 金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。2.如权利要求1所述的M0SFET，其中，所述沟道外延层具有O到117离子/cm3范围内的掺杂浓度。3.如权利要求1所述的M0SFET，其中，所述凹槽具有如下之一:垂直侧壁、锥形侧壁。4.如权利要求1所述的M0SFET，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过900°C的工艺形成。5.如权利要求1所述的M0SFET，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过750°C的工艺形成。6.如权利要求1所述的M0SFET，其中，没有掺杂物从所述源极区和所述漏极区扩散到所述沟道外延层。7.如权利要求1所述的M0SFET，其中，所述沟道外延层的厚度在I纳米和25纳米之间。8.如权利要求1所述的M0SFET，其中，所述高介电常数的介电叠层的有效氧化物厚度在0.5纳米和3纳米之间。9.如权利要求1所述的M0SFET，其中，所述金属栅极层的厚度在40纳米和200纳米之间。10.如权利要求1所述的M0SFET，其中，所述高介电常数的介电叠层是如下之一:铪的混合氧化物、在过渡的二氧化硅层上的铪氮氧化物。11.如权利要求1所述的M0SFET，其中，所述高介电常数的介电叠层具有至少为6的介电常数。12.如权利要求1所述的M0SFET，还包括在所述阱上形成的栅极间隔区，所述栅极间隔区限定所述凹槽的侧壁的侧壁位置。13.如权利要求12所述的M0SFET，其中，所述栅极间隔区位于所述阱上的氧化物上。14.如权利要求1所述的M0SFET，还包括如下之一: 在所述高介电常数的介电叠层上形成的多晶硅盖；以及 非晶娃盖。15.如权利要求1所述的M0SFET，还包括在所述的凹槽的底部且在所述沟道外延层的下方的掩埋外延层，所述掩埋外延层具有比所述沟道外延层高的掺杂浓度。16.如权利要求15所述的M0SFET，其中，所述掩埋外延层具有每平方厘米112个离子和113个离子之间的且具有狄拉克δ函数分布的离子掺杂浓度。17.如权利要求15所述的M0SFET，其中，所述掩埋外延层是基本上在多数单一平面中的离子掺杂，每个单一平面具有每平方厘米112个离子和113个离子之间的掺杂浓度，其中每个单一平面的掺杂浓度分布具有相应深度的狄拉克δ函数分布。18.如权利要求15所述的MOSFET，其中，所述掩埋外延层是具有每立方厘米119个掺杂离子和121个掺杂离子之间的掺杂度的平板。19.如权利要求18所述的MOSFET，其中，所述掩埋外延层具有0.3纳米和15纳米之间的厚度。20.如权利要求1所述的MOSFET，其中，所述阱是如下之一:Ρ型阱、N型阱。21.一种具有第一导电类型的半导体区且在所述半导体区中具有第二导电类型的源极区和漏极区的金属氧化物半导体场效应晶体管MOSFET，包括: 凹槽，所述凹槽形成在具有垂直侧壁或者锥形侧壁的阱中并延伸通过各所述源极区和漏极区的边缘； 沟道外延层，所述沟道外延层形成在所述凹槽中； 高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及 金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。22.如权利要求21所述的MOSFET，其中，所述沟道外延层具有O到117离子/cm3范围内的掺杂浓度。23.如权利要求21所述的MOSFET，其中，所述沟道外延层的厚度在I纳米和25纳米之间。24.如权利要求21所述的MOSFET，还包括在所述的凹槽的底部且在所述沟道外延层的下方的掩埋外延层，所述掩埋外延层具有比所述沟道外延层高的掺杂浓度。25.如权利要求24所述的MOSFET，其中，按照基本上单个平面中的掺杂浓度，所述掩埋外延层的掺杂度是每平方厘米112个掺杂离子和113个掺杂离子之间，其中掺杂浓度分布具有狄拉克S函数。26.如权利要求24所述的MOSFET，其中，按照基本上多个单一平面中的掺杂浓度，所述掩埋外延层的掺杂度是每平方厘米112个掺杂离子和113个掺杂离子之间，其中每个单一平面的掺杂浓度分布是相应深度的狄拉克S分布。27.如权利要求24所述的MOSFET，其中，所述掩埋外延层是平板，其中，所述掩埋外延层的掺杂度是每立方厘米119个掺杂离子和121个掺杂离子之间。28.如权利要求24所述的MOSFET，其中，所述掩埋外延层的厚度是0.3纳米和15纳米之间。29.一种具有第一导电类型的半导体区且在所述半导体区中具有第二导电类型的源极区和漏极区的金属氧化物半导体场效应晶体管MOSFET，包括: 凹槽，所述凹槽形成在具有垂直侧壁或者锥形侧壁的阱中并延伸通过各所述源极区和漏极区的边缘； 掩埋外延层，所述掩埋外延层形成在所述凹槽中且具有第一掺杂度和第一层厚度； 沟道外延层，所述沟道外延层形成在所述掩埋外延层上，所述沟道外延层具有第二掺杂度和第二层厚度，所述掩埋外延层具有比所述沟道外延层的掺杂度高的掺杂度，所述沟道外延层接触所述源极区和漏极区； 高介电常数的介电叠层，所述高介电常数的介电叠层形成在所述沟道外延层上；以及金属栅极层，所述金属栅极层形成在所述高介电常数的介电叠层上。30.如权利要求29所述的MOSFET，其中，所述第二掺杂度是每立方厘米O个掺杂离子和117个掺杂离子之间。31.如权利要求29所述的MOSFET，其中，所述第二层厚度在I纳米和25纳米之间。32.如权利要求29所述的MOSFET，其中，按照基本上单个平面中的掺杂浓度，所述第一掺杂度是每平方厘米112个掺杂离子和113个掺杂离子之间，其中掺杂浓度分布具有狄拉克δ函数。33.如权利要求29所述的MOSFET，其中，按照基本上多个单一平面中的掺杂浓度，所述第一掺杂度是每平方厘米112个掺杂离子和113个掺杂离子之间，其中每个单一平面的掺杂浓度分布是相应深度的狄拉克S分布。34.如权利要求29所述的MOSFET，其中，所述第二层厚度在0.3纳米和15纳米之间。35.如权利要求29所述的MOSFET，其中，所述掩埋外延层是具有每立方厘米119个掺杂离子和121个掺杂离子之间的掺杂度的平板。36.一种用于制造金属氧化物半导体场效应晶体管MOSFET的方法，包括: 在衬底中形成第一导电类型的阱区； 在所述阱区的至少一部分上形成二氧化硅层； 在所述阱的在所述二氧化硅上方的第一区中形成多晶硅栅极； 形成源极区和漏极区，所述源极区在所述阱区的邻近所述第一区的第二区中形成，所述漏极区在所述阱区的邻近所述第一区且与所述第二区分离的第三区中形成； 在所述多晶硅栅极的两侧的二氧化硅上形成间隔区； 清除所述二氧化硅层的至少一部分； 在所述多晶硅栅极上以及所述漏极区和所述源极区的至少一部分上形成导电层； 在至少所述第一区、所述第二区和所述第三区上形成第一层间电介质； 抛光所述层间电介质以暴露所述多晶硅栅极的顶表面或者所述多晶硅栅极上的所述导电层； 牺牲所述多晶硅栅极和所述多晶硅栅极上的任何剩余的导电层以在所述间隔区之间形成空腔； 清除所述二氧化硅的所述空腔内的部分； 在所述空腔内选择性地刻蚀凹槽至所述阱中； 在具有第一掺杂度的所述凹槽中形成沟道外延层； 在所述沟道外延层上形成高介电常数的介电叠层；并且 在所述高介电常数的介电叠层上形成金属栅极层。37.如权利要求36所述的方法，其中，所述沟道外延层具有O到117离子/cm3范围内的掺杂浓度。38.如权利要求36所述的方法，其中，所述沟道外延层、所述高介电常数的介电叠层和所述金属栅极层使用不超过900°C的工艺形成。39.如权利要求36所述的方法，其中，所述沟道外延层、所述高介电...

【专利技术属性】
技术研发人员：阿森·阿塞诺夫，加雷斯·罗伊，
申请(专利权)人：金本位模拟有限公司，
类型：发明
国别省市：英国;GB