半导体器件制造技术

一种半导体器件，包括：半导体衬底，包括第一区域和第二区域；第一杂质层，形成在第一区域的半导体衬底中并且包含第一导电类型的第一杂质；第二杂质层，形成在第二区域的半导体衬底中并且包含第一导电类型的第二杂质或包含第一杂质和第三杂质，第二杂质的扩散常数小于第一杂质的扩散常数，第三杂质抑制第一杂质的扩散；第一半导体层，形成在第一杂质层上；第二半导体层，形成在第二杂质层上；第一栅极绝缘膜，形成在第一半导体层上；第二栅极绝缘膜，比第一栅极绝缘膜薄，形成在第二半导体层上；第一栅电极；第二栅电极；第一源极区/漏极区以及第二源极区/漏极区。其能够满足低电压晶体管和高电压晶体管两者的需要，实现高性能及高可靠性。

【技术实现步骤摘要】
半导体器件本申请是申请日为2011年8月31日、申请号为201110264514.4、专利技术名称为“半导体器件及制造半导体器件的方法”的专利技术专利申请的分案申请。
此处所讨论的实施例涉及一种半导体器件及一种制造半导体器件的方法。
技术介绍
随着半导体器件的小型化与高集成化，因沟道杂质的统计波动而引起的晶体管的阈值电压的波动变得非常显著。阈值电压是决定晶体管性能的重要参数之一，为了制造高性能及高可靠性的半导体器件，降低因杂质的统计波动而引起的阈值电压的波动是很重要的。作为降低因统计波动而引起的阈值电压的波动的一种技术，提出了在具有陡峭的(steep)杂质浓度分布的高掺杂沟道杂质层上形成非掺杂外延硅层的技术。下述是相关实例：美国专利第6,482,714号；美国专利公布第2009/0108350号；A.Asenov于IEEE《TransactionsonElectronDevices》1999年第46卷第8期第1718页发表的“SuppressionofRandomDopant-InducedThresholdVoltageFluctuationsInSub-0.1-μmMOSFET’swithEpitaxialandδ-dopedChannels”；Woo-HyeongLee于《Microelectron.Reliab.》1997年第37卷第9号期1309-1314页发表的“MOSDeviceStructureDevelopmentforULSI:LowPower/HighSpeedOperation”；以及A.Hokazonoetal.于IEDM09-673发表的“SteepChannelProfilesinn/pMOSControlledbyBoron-DopedSi:CLayersforContinualBulk-CMOSScaling”。用于在半导体器件制造工艺中结合上述提到的技术的方法还没有具体地提出来。例如，当上述提到的技术被应用至制造包括低电压晶体管及高电压晶体管的半导体器件的方法中时会出现新的问题，而这些问题的解决手段还没有被具体地讨论出来。
技术实现思路
因此，实施例的一个方案的目的是提供一种半导体器件及一种制造半导体器件的方法，其满足低电压晶体管和高电压晶体管两者的需要，且能够实现高性能及高可靠性。根据实施例的一个方案，提供了一种制造半导体器件的方法，包括：利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一导电类型的第一杂质；利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入所述第一导电类型的第二杂质，所述第二杂质的扩散常数小于所述第一杂质或者小于所述第一杂质和抑制所述第一杂质扩散的第三杂质；激活所述第一杂质和所述第二杂质，以在所述第一区域中形成第一杂质层，并且在所述第二区域中形成第二杂质层；在形成有所述第一杂质层和所述第二杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域和所述第二区域中的所述半导体层上方形成第一栅极绝缘膜；利用暴露出所述第二区域的第三掩模，除去所述第二区域中的所述第一栅极绝缘膜；在所述第二区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；以及在所述第一栅极绝缘膜上方形成第一栅电极，并且在所述第二栅极绝缘膜上方形成第二栅电极。根据实施例的另一个方案，提供了一种制造半导体器件的方法，包括：利用暴露出第一区域的第一掩模，在半导体衬底的所述第一区域中离子注入第一杂质；利用暴露出第二区域的第二掩模，在所述半导体衬底的所述第二区域中离子注入与所述第一杂质的导电类型相同的第二杂质；利用暴露出第三区域的第三掩模，在所述半导体衬底的所述第三区域中离子注入与所述第一杂质的导电类型相反的第三杂质；利用暴露出第四区域的第四掩模，在所述半导体衬底的所述第四区域中离子注入与所述第一杂质的导电类型相反的第四杂质；激活所述第一杂质、所述第二杂质、所述第三杂质和所述第四杂质，以在所述第一区域中形成第一杂质层，在所述第二区域中形成第二杂质层，在所述第三区域中形成第三杂质层，并且在所述第四区域中形成第四杂质层；在形成有所述第一杂质层、所述第二杂质层、所述第三杂质层和所述第四杂质层的所述半导体衬底上方外延生长半导体层；在所述第一区域、所述第二区域、所述第三区域和所述第四区域中的所述半导体层上方形成第一栅极绝缘膜；利用暴露出所述第二区域和所述第四区域的第五掩模，除去所述第二区域和所述第四区域中的所述第一栅极绝缘膜；在所述第二区域和所述第四区域中的所述半导体层上方形成比所述第一栅极绝缘膜薄的第二栅极绝缘膜；在所述第一区域中的所述第一栅极绝缘膜上方形成第一栅电极，在所述第二区域中的所述第二栅极绝缘膜上方形成第二栅电极，在所述第三区域中的所述第一栅极绝缘膜上方形成第三栅电极，并且在所述第四区域中的所述第二栅极绝缘膜上方形成第四栅电极。根据实施例的再一个方案，提供了一种半导体器件，包括：第一晶体管，包括：第一杂质层，形成在半导体衬底的第一区域中并且包含硼；第一外延半导体层，形成在所述第一杂质层上方；第一栅极绝缘膜，形成在所述第一外延半导体层上方；第一栅电极，形成在所述第一栅极绝缘膜上方；以及第一源极区/漏极区，形成在所述第一区域内的所述第一外延半导体层和所述半导体衬底中；以及第二晶体管，包括：第二杂质层，形成在所述半导体衬底的第二区域中并且包含硼和碳；第二外延半导体层，形成在所述第二杂质层上方；第二栅极绝缘膜，形成在所述第二外延半导体层上方，并且比所述第一栅极绝缘膜薄；第二栅电极，形成在所述第二栅极绝缘膜上方；以及第二源极区/漏极区，形成在所述第二区域内的所述第二外延半导体层和所述半导体衬底中；第三晶体管，包括：第三杂质层，形成在所述半导体衬底的第三区域中并且包含磷；第三外延半导体层，形成在所述第三杂质层上方；第三栅极绝缘膜，形成在所述第三外延半导体层上方，并且膜厚度等于所述第一栅极绝缘膜的膜厚度；第三栅电极，形成在所述第三栅极绝缘膜上方；以及第三源极区/漏极区，形成在所述第三区域内的所述第三外延半导体层和所述半导体衬底中；以及第四晶体管，包括：第四杂质层，形成在所述半导体衬底的第四区域中并且包含砷或者锑；第四外延半导体层，形成在所述第四杂质层上方；第四栅极绝缘膜，形成在所述第四外延半导体层上方，并且膜厚度等于所述第二栅极绝缘膜的膜厚度；第四栅电极，形成在所述第四栅极绝缘膜上方；以及第四源极区/漏极区，形成在所述第四区域内的所述第四外延半导体层和所述半导体衬底中。附图说明图1和图2是示出根据第一实施例的半导体器件的结构的概略剖视图；图3至图19是示出根据该第一实施例的半导体器件的制造方法的剖视图；图20至图23是示出根据第二实施例的半导体器件的制造方法的剖视图；图24A至图24B、图25A至图25B和图26A至图26B是示出根据第一参考实例的半导体器件的制造方法的剖视图；以及图27A至图27B、图28A至图28B、图29A至图29B、图30A至图30B、图31A至图31B和图32是示出根据第二参考实例的半导体器件的制造方法的剖视图。具体实施方式[第一实施例]将参照图1至图19来描述根据第一实施例的半导体器件及制造半导体器件的方法。图1和图2是示本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，包括第一区域和第二区域；第一杂质层，形成在所述第一区域的所述半导体衬底中并且包含第一导电类型的第一杂质；第二杂质层，形成在所述第二区域的所述半导体衬底中并且包含第一导电类型的第二杂质或包含所述第一杂质和第三杂质，所述第二杂质的扩散常数小于所述第一杂质的扩散常数，所述第三杂质抑制所述第一杂质的扩散；第一半导体层，形成在所述第一杂质层上；第二半导体层，形成在所述第二杂质层上；第一栅极绝缘膜，形成在所述第一半导体层上；第二栅极绝缘膜，比所述第一栅极绝缘膜薄，形成在所述第二半导体层上；第一栅电极，形成在所述第一栅极绝缘膜上；第二栅电极，形成在所述第二栅极绝缘膜上；第一源极区/漏极区，形成在所述第一半导体层中；以及第二源极区/漏极区，形成在所述第二半导体层中。

【技术特征摘要】
2010.09.30 JP 2010-2207741.一种半导体器件，包括：半导体衬底，包括第一区域和第二区域；第一杂质层，形成在所述第一区域的所述半导体衬底中并且包含第一导电类型的第一杂质；第二杂质层，形成在所述第二区域的所述半导体衬底中并且包含第一导电类型的第二杂质或包含所述第一杂质和第三杂质，所述第二杂质的扩散常数小于所述第一杂质的扩散常数，所述第三杂质抑制所述第一杂质的扩散；第一外延半导体层，形成在所述第一杂质层上；第二外延半导体层，形成在所述第二杂质层上；第一栅极绝缘膜，形成在所述第一外延半导体层上；第二栅极绝缘膜，比所述第一栅极绝缘膜薄，形成在所述第二外延半导体层上；第一栅电极，形成在所述第一栅极绝缘膜上；第二栅电极，形成在所述第二栅极绝缘膜上；第一源极区/漏极区，形成在所述第一外延半导体层中；以及第二源极区/漏极区，形成在所述第二外延半导体...

【专利技术属性】
技术研发人员：江间泰示，藤田和司，王纯志，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：日本;JP