降低系统软错误的方法技术方案

本发明专利技术公开了一种降低系统软错误的方法，基于一种最后存储预测技术，将最后一级片上高速缓存中的脏数据在进入空载状态之初就写回至下一级内嵌DRAM高速缓存或者片外内存中，或者将DRAM存储器中的脏数据在进入空载状态之初就写回至下一级单层单元NAND固态硬盘中，从而进一步降低系统软错误发生率，提高了数据可靠性与系统稳定性。

【技术实现步骤摘要】
降低系统软错误的方法
本专利技术涉及半导体制造
，尤其涉及一种降低系统软错误的方法。
技术介绍
目前，越来越高的软错误发生率(softerrorrate，简称SER)成为现在处理器设计者关心的主要问题之一。由于工艺尺寸的不断降低导致存储单元内存储的电荷越来越少，进而导致片上SRAM(例如高速缓存器cache，快速查找页表TLB，寄存器文件等)越来越容易发生软错误(softerror)。所谓的“软错误”是指由构成地球低强度背景辐射的核粒子引起的芯片内部电荷贮存状态的改变，这种改变虽然不会对芯片产生有形损坏，但将产生错误数据并造成设备的临时故障。随着半导体技术的发展，晶体管的尺寸不断变小，使得每个晶体管本身对背景辐射的影响更加敏感；同时芯片复杂性的大幅度提高也意味着芯片上某一部分遭受一个软错误的影响的机率大幅提高。这一趋势在嵌入式SRAM存储器中更为明显，而目前，在一个典型芯片上SRAM占晶体管总数的50％以上，并且这个比例在10年后预计会达到90％，此外，随着嵌入SRAM的数量的增加，一个软错误带来的严重后果的危险程度也在增加。因此排除“软错误”对系统的威胁变得日益重要。软错误发生率(softerrorrate，简称SER)与电源电压相关，电源电压减小，存储单元存储的电荷会降低，因而SER会上升。此外，软错误发生率SER还和面积成正比关系，面积越小，敏感耗尽区的面积也会减小，因而软错误发生率也会降低。如图1所示的是SRAM结构图，可以看出，图中所示位置A处(即中子或α粒子攻击可能造成软错误的区域)存储的电荷在受到外界中子或者粒子攻击就可能会导致电荷状态发生改变，从而会引起SRAM存储数据的错误。图2所示的是随着工艺节点下降和电源电压下降SRAM软错误发生率的变化趋势，其中，横坐标表示工艺节点，纵坐标为FIT，曲线1表示SRAM软错误率的变化趋势，曲线2表示电源电压的变化趋势，可见，工艺尺寸的下降导致敏感面积下降，SER也会随之降低，其中，90nm工艺时FIT率归一化为1，而在65nm工艺节点之后，阈值电压Vdd的下降会进一步导致SER上升。与SRAM类似，DRAM存储单元也可能会发生存储电荷状态改变而产生软错误，例如图3所示，DRAM存储单元可能会受到中子或粒子攻击的区域仅仅为晶体管和电容之间的连接点(即图中的B处)，在物理版图上是通过硅通孔实现的。但相比SRAM结构存储单元来说，DRAM存储单元发生软错误的概率SER要低于SRAM存储单元发生软错误的概率，随着工艺尺寸不断降低，DRAM和SRAM的这种发生软错误概率的差异会越来越明显，如图4所示，其中纵坐标为FIT，横坐标为设计规则，单位为nm，线3表示SRAM趋势(SRAMTrend)，线4表示DRAM趋势(DRAMTrend)，方块表示DRAM数据(DRAMData)，三角形表示SRAM数据(SRAMData)，1FIT表示存储单元存储的数据每109小时发生一次翻转。因此现在处理器设计中希望以DRAM来取代SRAM，一方面DRAM比SRAM占用的片上面积要小得多，另一方面就是DRAM发生软错误的概率要低于SRAM发生软错误的概率，进而提高系统的稳定性。中国专利(公开号：103365731A)公开了一种降低处理器软错误率的方法和系统。包括：预测模型构建步骤，使用机器学习的方法构建预测模型，来预测可以低开销地降低处理器软错误率的处理器最佳配置；识别程序片段步骤，在程序运行过程中，将程序分成若干连续的程序片段；统计特征获取步骤，在程序片段初始运行的一小段时间内，获取程序片段的统计特征；最佳配置预测步骤，将获取的统计特征输入预测模型，预测出程序片段相应的处理器最佳配置作为预测结果；调节步骤，根据预测结果，调节处理器部件配置，从而在保持或者提高性能功耗比的情况下，降低处理器的软错误率。该专利技术通过动态调节处理器部件配置，实现低开销地降低处理器软错误率的目的。上述专利虽然公开了降低处理器软错误率的方法和系统，但与本专利技术为降低系统软错误而采取的技术方案并不相同。
技术实现思路
针对上述存在的问题，本专利技术公开一种降低系统软错误的方法，以克服现有技术中越来越高的软错误率，导致系统产生错误数据并造成设备的临时故障的问题。为了实现上述目的，本申请记载了一种降低系统软错误的方法，应用于包括有处理器和DRAM存储器的系统中，所述处理器设置有若干级片上高速缓存，其特征在于，包括如下步骤：步骤S1：所述处理器对所述若干级片上高速缓存中存储的数据进行更新，以于最后一级的片上高速缓存中形成若干脏数据块；步骤S2：采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至所述DRAM存储器。上述的降低系统软错误的方法，其中，所述DRAM存储器包括片外内存。上述的降低系统软错误的方法，其中，在所述步骤S2中，采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至片外内存。上述的降低系统软错误的方法，其中，所述DRAM存储器还包括内嵌DRAM高速缓存；在所述步骤S2中，采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至所述内嵌DRAM高速缓存。上述的降低系统软错误的方法，其中，所述内嵌DRAM高速缓存和所述处理器的芯片通过2.5D或者3D封装构成AiP芯片。上述的降低系统软错误的方法，其中，所述空载状态为所述脏数据块在片上高速缓存中从最后一次被读取至被其他数据块所取代的时间段内所处的状态。本申请还记载了一种降低系统软错误的方法，应用于包括有处理器、DRAM存储器和单层单元NAND固态硬盘的系统，包括如下步骤：步骤S1：所述处理器对所述DRAM存储器中存储的数据进行更新，以于所述DRAM存储器中形成若干脏数据块；步骤S2：采用最后存储预测技术，预测位于所述DRAM存储器中的每个脏数据库所处的状态，并将处于空载状态的脏数据块均存储至所述单层单元NAND固态硬盘。上述的降低系统软错误的方法，其中，所述DRAM存储器包括片外内存。上述的降低系统软错误的方法，其中，所述DRAM存储器还包括内嵌DRAM高速缓存。上述的降低系统软错误的方法，其中，所述空载状态为所述脏数据块在DRAM存储器中从最后一次被读取至被其他数据块所取代的时间段内所处的状态。上述专利技术具有如下优点或者有益效果：本专利技术公开的一种降低系统软错误的方法，基于一种最后存储预测技术，将最后一级片上高速缓存中的脏数据在进入空载状态(空载时间段)之初就写回至下一级内嵌DRAM高速缓存(EmbeddedDRAM，简称eDRAM)或者片外内存中，或者将DRAM存储器中的脏数据块在进入空载状态(空载时间段)之初就写回至下一级单层单元NAND固态硬盘中，从而进一步降低系统软错误发生率，提高了数据可靠性与系统稳定性。具体附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本专利技术的主旨。图1是本专利技术
技术介绍
SRAM存储单元中发生软错误示意图；图2是本专利技术
技术介绍
中SRAM软错误发生率随工艺尺寸和电源电压变化趋势图；图3是本文档来自技高网...

【技术保护点】
一种降低系统软错误的方法，应用于包括有处理器和DRAM存储器的系统中，所述处理器设置有若干级片上高速缓存，其特征在于，包括如下步骤：步骤S1：所述处理器对所述若干级片上高速缓存中存储的数据进行更新，以于最后一级的片上高速缓存中形成若干脏数据块；步骤S2：采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至所述DRAM存储器。

【技术特征摘要】
1.一种降低系统软错误的方法，应用于包括有处理器和DRAM存储器的系统中，所述处理器设置有若干级片上高速缓存，所述DRAM存储器包括片外内存或内嵌DRAM高速缓存，其特征在于，包括如下步骤：步骤S1：所述处理器对所述若干级片上高速缓存中存储的数据进行更新，以于最后一级的片上高速缓存中形成若干脏数据块；步骤S2：采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至所述DRAM存储器；所述空载状态为所述脏数据块在片上高速缓存中从最后一次被读取至被其他数据块所取代的时间段内所处的状态；并且采用最后存储预测技术，预测每个所述脏数据块所处的状态，并将处于空载状态的脏数据块均存储至片外内存或内嵌DRAM高速缓存。2.如权利要求1...

【专利技术属性】
技术研发人员：景蔚亮，陈邦明，
申请(专利权)人：上海新储集成电路有限公司，
类型：发明
国别省市：上海;31