用于DQS自动门控的电路和方法技术

本发明专利技术涉及用于DQS自动门控的电路和方法，该方法包括：接收包括第一和第二分量的差分选通信号；通过第一缓冲器来缓冲所述第一第二分量两者；以及通过第二缓冲器来缓冲所述第一分量。所述方法包括通过控制逻辑块来接收所述第二缓冲器的输出。所述方法包括：在当所述第一和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，检测所述第一分量从所述第一逻辑状态到第二逻辑状态的转变，并且响应于所检测到的转变，主张使能信号。所述方法进一步包括：通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出，并且，当所述使能信号被主张时，非门控所述第一缓冲器的输出。

【技术实现步骤摘要】
用于DQS自动门控的电路和方法
本公开一般地涉及利用DQS或其它时钟突发系统架构在设备之间传输数据，并且 更具体地，涉及用于自动地门控（gating)和非门控（un-gating)与数据信号一起发送的选 通（strobe)信号使得数据信号中的数据位使用该选通信号而被适当地捕获的电路和方法。
技术介绍
集成电路包括例如微处理器(或核)、诸如现场可编程门阵列（FPGA)的可编程逻 辑器件（PLD)、专用集成电路(ASIC)、数字存储器控制器以及数字存储器芯片，并且能够在 各种各样的设备、系统以及应用中（例如在计算机、移动电话、多媒体设备、汽车以及许多家 用和商用电器中）找到。1C常常被焊接或者以其它方式与一般地包括或者被连接到能够将 功率供应给1C的一个或多个电源的电路板或其它中介物电连接。在许多应用中，1C被配置 成与可能位于相同电路板上的外部存储器设备相互传送数据。例如，诸如FPGA的1C能够 被配置成与随机存取存储器（RAM)设备进行通信。在这样的情况下，1C和外部存储器设备 可以根据DQS系统架构进行通信。在这样的通信系统中，1C和外部存储器设备被配置成通 过连接设备的双向DQ通道来传送被称为DQ数据信号的短突发的数据位。为了设备中的接 收设备适当地捕获DQ数据信号中的数据，设备中的发送设备还相称地沿着单独的双向DQS 通道发送包含对应突发的时钟边缘的DQS选通信号。接收设备使用DQS选通信号的时钟边 缘来采样并且锁定DQ数据信号中的数据位。 当在传送DQ和DQS信号时牵涉的频率已增加例如至超过1千兆赫兹（GHz)时，它 一般地已经变得愈加难以适当地使DQS信号的边缘与DQ信号中的数据位对准，同时不注意 地对DQ信号的不可用部分进行采样并且同时还未能对在DQ信号中发送的期望位中的全部 位进行采样。一些传统方法牵涉门控通过DQS通道接收的输入，使得仅当DQS通道被非门控 时，接收设备才传递(或非门控)输入。当DQS通道被非门控时，接收设备能够通过DQS通 道从发送设备接收DQS信号并且使用DQS信号来恢复在DQ信号中发送的数据（在下文中， 恢复、捕获、采样以及锁定可以被互换地使用）。为了避免非故意的数据捕获，一 般地期望DQS通道在当接收设备实际上接收到DQS信号时之前立即被非门控，或DQS通道 在当接收设备实际上接收到DQS信号时之前的短时间帧内被非门控。门控过程传统上一直 是定时关键路径并且典型地牵涉计数时钟循环以便确定何时门控并且非门控DQS通道。用 于门控和非门控的这个传统技术还要求其中DQS信号的值是固定且不改变的足够长的前 同步（preamble)时段。前同步时段的长度还能够用作限制设备之间可实现的平均数据传 输速率的因素。
技术实现思路
本公开一般地涉及利用DQS系统架构在设备之间传输数据，并且更具体地，涉及 用于自动地门控和非门控与数据信号一起发送的DQ选通信号使得DQ数据信号中的数据位 被用DQ选通信号适当地捕获的电路和方法。 在所公开的主题的一个方面，一种方法包括通过可配置电路来接收由第一分量和 第二分量组成的差分选通信号。所述方法还包括通过第一缓冲器来缓冲差分选通信号的第 一分量和第二分量两者。所述方法还包括通过第二缓冲器来缓冲差分选通信号的第一分 量。所述方法还包括通过控制逻辑块来接收第二缓冲器的输出，并且，在当差分选通信号的 第一分量和第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到差分选通信 号中的突发的时钟边缘之前，通过控制逻辑块来检测差分选通信号的第一分量从第一逻辑 状态到第二逻辑状态的转变。所述方法还包括响应于所述转变的检测，通过控制逻辑块来 主张使能信号。所述方法另外地包括通过门控逻辑块来接收使能信号和第一缓冲器的输 出。所述方法进一步包括当使能信号被主张时，通过门控逻辑块来门控第一缓冲器的输出 使得第一缓冲器的输出通过门控逻辑块。 在一些实施方式中，所述方法进一步包括大致相称地与差分选通信号中的突发的 时间边缘并行地接收数据信号。在一些实施方式中，所述方法进一步包括使门控逻辑块的 输出延迟，使得门控逻辑块的输出中的时钟边缘大致地与数据信号中的数据位的中心对 准。在一些这样的实施方式中，所述方法进一步包括在时钟边缘处对数据信号中的数据位 进行采样。在一些实施方式中，所述方法进一步包括在差分选通信号中的大量时钟边缘被 接收到之后，通过控制逻辑块来撤销使能信号。在一些这样的实施方式中，所述方法进一 步包括当使能信号被撤销时，通过门控逻辑块来门控第一缓冲器的输出使得第一缓冲器的 输出不通过门控逻辑块并且使得门控逻辑块的输出被固定。在一些实施方式中，数据信 号是DQ信号并且差分选通信号是DQS信号。在一些实施方式中，所述方法在被配置成与 DDR4SDRAM通信的控制器的接收电路中被执行。 在所公开的主题的另一方面，一种方法包括通过一个或多个缓冲器来接收由第一 分量和第二分量组成的差分选通信号，所述差分选通信号由包括三态（tri-state)、前同步 状态以及突发状态的至少三个状态来表征。所述三态由其中差分选通信号的第一分量和第 二分量两者都具有处于第一逻辑状态的值的状态来表征。所述前同步状态由其中第一分量 处于第一逻辑状态并且第二分量处于第二逻辑状态的第一时段、其中第一分量的值从第一 逻辑状态转变到第二逻辑状态的转变时段、以及其中第一分量处于第二逻辑状态并且第二 分量处于第一逻辑状态的第二时段来表征。所述突发状态由大量循环时钟边缘来表征。所 述方法包括在前同步期间通过控制逻辑块来检测第一分量从第一逻辑状态到第二逻辑状 态的转变。所述方法另外地包括响应于所述转变的检测，通过控制逻辑块来主张使能信号。 所述方法进一步包括通过门控逻辑块来接收使能信号和差分选通信号，并且当使能信号被 主张时，通过门控逻辑块来非门控差分选通信号，使得在突发状态下的时钟边缘通过门控 逻辑块。 在一些实施方式中，所述方法进一步包括大致相称地与处于所述突发状态下的所 述差分选通信号中的所述时钟边缘并行地接收数据信号。在一些实施方式中，所述方法进 一步包括使门控逻辑块的输出延迟，使得处于所述突发状态下的经延迟的所述差分选通信 号中的所述时钟边缘大致地与所述数据信号中的数据位的中心对准。在一些这样的实施方 式中，所述方法进一步包括在时钟边缘处对数据信号中的数据位进行采样。在一些实施方 式中，所述方法进一步包括在差分选通信号中的大量时钟边缘被接收到之后，通过控制逻 辑块来撤销使能信号。在一些这样的实施方式中，所述方法进一步包括当使能信号被撤销 时，通过门控逻辑块来门控差分选通信号，使得在突发状态下的时钟边缘不通过门控逻辑 块并且使得门控逻辑块的输出被固定。在一些实施方式中，数据信号是DQ信号并且差分选 通信号是DQS信号。在一些实施方式中，所述方法在被配置成与DDR4SDRAM通信的控制器 的接收电路中被执行。 在所公开的主题的另一方面，一种电路包括被配置成接收差分选通信号的第一和 第二分量并且配置成输出差分选通信号的缓冲的第一和第二分量的差分缓冲器；所述电路 包括被配置成接收差分选通信号的第一分量并且输出差分选通信号的缓冲本文档来自技高网...

【技术保护点】
一种方法，该方法包括以下步骤：通过可配置电路来接收由第一分量和第二分量组成的差分选通信号；通过第一缓冲器来缓冲所述差分选通信号的所述第一分量和所述第二分量两者；通过第二缓冲器来缓冲所述差分选通信号的所述第一分量；通过控制逻辑块来接收所述第二缓冲器的输出；在当所述差分选通信号的所述第一分量和所述第二分量两者的值都处于第一逻辑状态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，通过所述控制逻辑块来检测所述差分选通信号的所述第一分量从所述第一逻辑状态到第二逻辑状态的转变；响应于所述转变的检测，通过所述控制逻辑块来主张使能信号；通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出；以及当所述使能信号被主张时，通过所述门控逻辑块来非门控所述第一缓冲器的输出，使得所述第一缓冲器的输出通过所述门控逻辑块。

【技术特征摘要】
2013.03.14 US 13/829,8811. 一种方法，该方法包括以下步骤： 通过可配置电路来接收由第一分量和第二分量组成的差分选通信号； 通过第一缓冲器来缓冲所述差分选通信号的所述第一分量和所述第二分量两者； 通过第二缓冲器来缓冲所述差分选通信号的所述第一分量； 通过控制逻辑块来接收所述第二缓冲器的输出； 在当所述差分选通信号的所述第一分量和所述第二分量两者的值都处于第一逻辑状 态时的时段之后，但在接收到所述差分选通信号中的突发的时钟边缘之前，通过所述控制 逻辑块来检测所述差分选通信号的所述第一分量从所述第一逻辑状态到第二逻辑状态的 转变； 响应于所述转变的检测，通过所述控制逻辑块来主张使能信号； 通过门控逻辑块来接收所述使能信号和所述第一缓冲器的输出；以及 当所述使能信号被主张时，通过所述门控逻辑块来非门控所述第一缓冲器的输出，使 得所述第一缓冲器的输出通过所述门控逻辑块。2. 根据权利要求1所述的方法，该方法进一步包括接收数据信号，其中，所述数据信号 被大致相称地与所述差分选通信号中的所述突发的时钟边缘并行地接收。3. 根据权利要求2所述的方法，该方法进一步包括： 使所述门控逻辑块的输出延迟，使得所述门控逻辑块的输出中的所述时钟边缘大致地 与所述数据信号中的数据位的中心对准；以及 在所述时钟边缘处对所述数据信号中的所述数据位进行采样。4. 根据权利要求2所述的方法，该方法进一步包括：在所述差分选通信号中的大量时 钟边缘被接收到之后，通过所述控制逻辑块来撤销所述使能信号。5. 根据权利要求4所述的方法，该方法进一步包括：当所述使能信号被撤销时，通过所 述门控逻辑块来门控所述第一缓冲器的输出，使得所述第一缓冲器的输出不通过所述门控 逻辑块并且使得所述门控逻辑块的输出被固定。6. 根据权利要求2到5中任一项所述的方法，其中，所述数据信号是DQ信号并且所述 差分选通信号是DQS信号。7. 根据权利要求6所述的方法，其中，所述方法在被配置成与DDR4SDRAM通信的控制器 的接收电路中被执行。8. -种方法，该方法包括以下步骤： 通过一个或多个缓冲器来接收由第一分量和第二分量组成的差分选通信号，所述差分 选通信号由包括三态、前同步状态以及突发状态的至少三个状态来表征，其中： 所述三态由其中所述差分选通信号的所述第一分量和所述第二分量两者都具有处于 第一逻辑状态的值的状态来表征； 所述前同步状态由其中所述第一分量处于所述第一逻辑状态并且所述第二分量处于 第二逻辑状态的第一时段、其中所述第一分量的值从所述第一逻辑状态转变到所述第二逻 辑状态的转变时段、以及其中所述第一分量处于所述第二逻辑状态并且所述第二分量处于 所述第一逻辑状态的第二时段来表征；以及 所述突发状态由大量循环时钟边缘来表征；在所述前同步期间，通过控制逻辑块来检 测所述第一分量从所述第一逻辑状态到所述第二逻辑状态的转变； 响应于所述转变的检测，通过所述控制逻辑块来主张使能信号； 通过门控逻辑块来接收所述使能信号和所述差分选通信号；以及 当所述使能信号被主张时，通过所述门控逻辑块来非门控所述差分选通信号，使得在 所述突发状态下的所述时钟边缘通过所述门控逻辑块。9. 根据权利要求8所述的方法，该方法进一步包括接收数据信号，其中，所述数...

【专利技术属性】
技术研发人员：K·马里扬，G·R·邱，W·诺迪克，N·阿兹兹，
申请(专利权)人：奥特拉有限公司，
类型：发明
国别省市：美国;US