一种闪存芯片漏电失效分析的方法技术

本申请一种闪存芯片位线间漏电失效分析的方法，涉及芯片失效分析领域，通过采用非破坏性分析工艺，将FIB切分工艺和奈米级探针量测工艺相结合，在完全不破坏前端工艺所有材料的状况下，直接定位出失效的栓塞处，且其可检测位于栓塞不同位置的桥连(如位于栓塞顶部、中间或其他任何位置处的桥连)，并能够获得较好的TEM样品，以便于后续TEM的精准观测，即在有效提高失效分析的可靠性的同时，还能大大降低失效分析所花费的时间及工艺成本等。

【技术实现步骤摘要】
一种闪存芯片漏电失效分析的方法
本专利技术涉及芯片失效分析领域，具体涉及一种闪存芯片位线间漏电失效分析的方法。
技术介绍
传统的各种类型闪存芯片(如镜像比特(MirrorBit)型闪存芯片或浮栅(FloatingGate)型闪存芯片等)中，其最小存储单元均是基于单个MOS场效应晶体管，并在一个物理区块中，通过利用最底层金属层(M1)将所有列向的MOS场效应晶体管的漏极钨栓塞(Plug)连在一起，以构成位线(BitLine，简称BL)。其中，对于浮栅(FloatingGate)型闪存芯片，一条最底层金属层(M1)上连接有多达512个MOS场效应晶体管的漏极钨栓塞(Plug)，且在物理区块内任何两个相邻的MOS场效应晶体管的漏极钨栓塞(Plug)产生桥连(Bridge)时，均会造成位线(BL)之间的漏电失效，进而影响产品的性能。目前，针对可疑的漏电失效样品的分析方法主要为：(1)先研磨样品至其最底层金属层(M1)的中下部，再利用阻挡层酸和缓冲氧化物蚀刻剂(BufferOxideEtching，简称BOE)进行处理后，观察栓塞顶部是否有桥连(该种分析方法(1)主要针对由于化学机械抛光(ChemicalMechanicalPolishing，简称CMP)制程不足而导致的粘附层(GlueLayer)产生的桥连(Bridge))；(2)首先研磨样品至其栓塞(Pulg)的顶部，然后再利用反应离子蚀刻工艺(ReactiveIonEtching，简称RIE)，通过控制反应时间来一步一步地处理，以实现从上到下的观察栓塞之间是否有桥连(该种分析方法(2)主要针对由于层间介电层(InterLayerDielectrics，简称ILD)制程空洞或者缺陷空洞而引起的金属钨扩散或Ti/TiN(钛/氮化钛)扩散，进而导致的钨栓塞桥连。其中，上述的针对可疑漏电失效样品进行的失效分析方法中，均需要对最底层金属层(M1)上与其连接的所有钨栓塞进行SEM(扫描电子显微镜)观察，尤其是在65纳米及其以下的工艺中，还需要借助放大倍数不低于10万倍仪器才能找到存在桥连(Bridge)的栓塞，而在找到存在桥连(Bridge)的栓塞之后，再用FIB(聚焦离子束)将样品切成薄片，以便于放到TEM(透射电子显微镜)上进行观察分析，即需要花费大量的时间和成本进行上述的失效分析工艺。另外，对于钨栓塞顶部粘附层(GlueLayer)产生的桥连，在对失效样品进行研磨后，要使用阻挡层酸和BOE对样品进行湿法处理，而在上述的湿法处理过程中会将栓塞顶部及其周围的金属及氧化物去除，进而使得在后续采用FIB(聚焦离子束)制备TEM(透射电子显微镜)样品的过程中，需要对失效样品镀硅氧化物或碳作保护层，以保证最终的TEM观察能够获得比较好的Bridge对比度。但目前很多机台都只配备镀金属的功能，即只能镀金属来作为保护层，就使得制备的样品上粘附层(GlueLayer)被金属包裹，进而降低了TEM样品的对比度，甚至要借助于Ti/TiN的轮廓才能完成对TEM样品的分析。同样，对于制程能力不足或缺陷引起的空洞而引起的钨栓塞桥连的状况，尤其产生的空洞非常小和/或仅有Ti/TiN的扩散引起的桥连时，由于SEM观察的对比度很弱，且极易错过Bridge失效地址，进而使得失效分析无法获取异常结果(NAF，即没有发现异常)；同时RIE的处理本身带有轰击性，可能会把细丝状Bridge的Ti/TiN去除掉，直接导致后续的结果为NAF。总之，目前针对闪存芯片可疑的漏电失效样品的分析方法中，均是破坏性分析，即在进行分析过程中均会对样品的ILD造成一定的损伤，进而大大降低了失效分析的可靠性，且花费的时间和工艺成本均较大。
技术实现思路
本申请记载了一种闪存芯片漏电失效分析的方法，可应用于闪存产品前端工艺导致的漏电失效(如位线(BL)间漏电导致的失效)的分析工艺中，该方法包括以下步骤：步骤S1：提供一设置有金属层和若干存储单元的待分析样品，且所述若干存储单元的漏极均分别通过栓塞与所述金属层连接；步骤S2：研磨所述待分析样品至所述金属层的上表面；步骤S3：进行切分工艺，以获取至少两个切分待分析样品；步骤S4：对每个所述切分待分析样品进行量测工艺，以获取存在桥连的切分待分析样品；步骤S5：判断所述存在桥连的切分待分析样品中是否仅包括一个测试单元，若所述存在桥连的切分待分析样品中包括两个或两个以上的所述测试单元，则继续进行步骤S3；步骤S6：将所述存在桥连的切分待分析样品切成TEM样品，继续进行失效观察分析工艺；其中，所述每个测试单元均包括至少两个相邻的存储单元，且该测试单元中所有的存储单元共同构成所述量测工艺的最小量测单元。上述的闪存芯片漏电失效分析的方法，其中，所述待分析样品为镜像比特型闪存芯片或浮栅型闪存芯片。上述的闪存芯片漏电失效分析的方法，其中，每个所述存储单元均包括一个MOS场效应晶体管。上述的闪存芯片漏电失效分析的方法，其中，所述金属层为所述待分析样品的底层金属层，且在该待分析样品的一个物理区块中，所有列向的MOS场效应晶体管的漏极均通过一所述栓塞与所述底层金属层连接，以构成位线结构。上述的闪存芯片漏电失效分析的方法，其中，在相邻的两存储单元之间进行所述切分工艺。上述的闪存芯片漏电失效分析的方法，其中，采用奈米级探针进行所述量测工艺。上述的闪存芯片漏电失效分析的方法，其中，所述步骤S4还包括：步骤S41：根据工艺需求设置一电流参考值；步骤S42：对所述切分待分析样品进行量测工艺，获取该切分待分析样品上的电流值；步骤S43：判断所述电流值是否大于所述电流参考值，若所述电流值不大于所述电流参考值，则选取另一所述切分待分析样品，继续步骤S42；步骤S44：将所述切分待分析样品设置为存在桥连的切分待分析样品，并继续选取一未进行量测工艺的切分待分析样品，继续步骤S42。上述的闪存芯片漏电失效分析的方法，其中，采用二分法进行所述切分工艺。上述的闪存芯片漏电失效分析的方法，其中，所述TEM样品包括存在桥连的栓塞结构。上述的闪存芯片漏电失效分析的方法，其中，采用聚焦离子束将所述存在桥连的切分待分析样品切成所述TEM样品。综上所述，本申请一种闪存芯片漏电失效分析的方法，通过采用非破坏性分析工艺，将FIB切分工艺和奈米级探针量测(NanoProber)工艺相结合，在完全不破坏前端工艺所有材料的状况下，直接定位出失效的栓塞处，且其可检测位于栓塞不同位置的桥连(如位于栓塞顶部、中间或其他任何位置处的桥连)，并能够获得较好的TEM样品，以便于后续TEM的精准观测，即在有效提高失效分析的可靠性的同时，还可能大大降低失效分析所花费的时间及工艺成本等。附图说明通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本专利技术的主旨。图1～4为本申请实施例中一种闪存芯片漏电失效分析的方法的流程结构示意图；图5是图1中所示结构的侧视图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避本文档来自技高网...

【技术保护点】
一种闪存芯片漏电失效分析的方法，其特征在于，所述方法包括：步骤S1：提供一设置有金属层和若干存储单元的待分析样品，且所述若干存储单元的漏极均分别通过栓塞与所述金属层连接；步骤S2：研磨所述待分析样品至所述金属层的上表面；步骤S3：进行切分工艺，以获取至少两个切分待分析样品；步骤S4：对每个所述切分待分析样品进行量测工艺，以获取存在桥连的切分待分析样品；步骤S5：判断所述存在桥连的切分待分析样品中是否仅包括一个测试单元，若所述存在桥连的切分待分析样品中包括两个或两个以上的所述测试单元，则继续进行步骤S3；步骤S6：将所述存在桥连的切分待分析样品切成TEM样品，继续进行失效观察分析工艺；其中，所述每个测试单元均包括至少两个相邻的存储单元，且该测试单元中所有的存储单元共同构成所述量测工艺的最小量测单元。

【技术特征摘要】
1.一种闪存芯片漏电失效分析的方法，其特征在于，所述方法包括：步骤S1：提供一设置有金属层和若干存储单元的待分析样品，且所述若干存储单元的漏极均分别通过栓塞与所述金属层连接；步骤S2：研磨所述待分析样品至所述金属层的上表面；步骤S3：进行切分工艺，以获取至少两个切分待分析样品；步骤S4：对每个所述切分待分析样品进行量测工艺，以获取存在桥连的切分待分析样品；步骤S5：判断所述存在桥连的切分待分析样品中是否仅包括一个测试单元，若所述存在桥连的切分待分析样品中包括两个或两个以上的所述测试单元，则继续进行步骤S3；步骤S6：将所述存在桥连的切分待分析样品切成TEM样品，继续进行失效观察分析工艺；其中，在所述步骤S5中，每个所述测试单元均包括至少两个相邻的存储单元，且该测试单元中所有的存储单元共同构成所述量测工艺的最小量测单元。2.如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，所述待分析样品为镜像比特型闪存芯片或浮栅型闪存芯片。3.如权利要求1所述的闪存芯片漏电失效分析的方法，其特征在于，每个所述存储单元均包括一个MOS场效应晶体管。4.如权利要求3所述的闪存芯片漏电失效分析的方法，其特征在于，所述金属层为所述待分析样品的底层金属层，且在该待分析样品的一...

【专利技术属性】
技术研发人员：张顺勇，高慧敏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42