半导体器件及半导体器件制造方法技术

一种具有包括衬底、形成在衬底的主平面的一部分之上的第一绝缘膜、形成在第一绝缘膜的表面之上的导电部分、以及第二绝缘膜的结构的半导体器件，其中第二绝缘膜覆盖衬底的主平面、第一绝缘膜和导电部分，并且第二绝缘膜的耐湿性高于第一绝缘膜的耐湿性。第一绝缘膜置于衬底与导电部分之间以防止寄生电容的产生。第一绝缘膜用耐湿性高于第一绝缘膜的耐湿性的第二绝缘膜覆盖。第二绝缘膜防止第一绝缘膜吸收水分。

【技术实现步骤摘要】
半导体器件及半导体器件制造方法
本文中所讨论的实施方案涉及半导体器件以及半导体器件制造方法。
技术介绍
利用由氧化硅（SiO）、氮化硅（SiN）等制成的绝缘膜来使半导体器件中的导电部分彼此绝缘的技术是已知的。此外，利用相对低介电常数的绝缘膜（称为例如低k膜）来降低导电部分之间产生的寄生电容的技术也是已知的。在基础衬底或层之上形成绝缘膜，通过光刻和蚀刻在绝缘膜中形成确定的开口部分，以及在所形成的开口部分中形成导电部分（例如配线）的方法广泛地用在半导体器件制造领域中。另外，利用经曝光和显影之后的光敏组合物作为绝缘膜（图案膜）的技术也是已知的。日本公开特许公报第2010-056156号。日本公开特许公报第2006-278506号。日本公开特许公报第2012-053243号。与较高介电常数的绝缘膜相比，相对低介电常数的绝缘膜具有低的膜密度和低的耐湿性。因此，这样的绝缘膜倾向于吸收水分。即使为了降低寄生电容使用低介电常数的绝缘膜，这样的水分吸收也可导致半导体器件的性能或可靠性的劣化。
技术实现思路
根据一个方面，提供了一种包括衬底、形成在衬底的第一平面的一部分之上的第一绝缘膜、形成在第一绝缘膜的表面之上的第一导电部分，以及覆盖第一平面、第一绝缘膜和第一导电部分并且其耐湿性高于第一绝缘膜的耐湿性的第二绝缘膜的半导体器件。附图说明图1为半导体器件的第一实施例的局部示意性截面图；图2为半导体器件的第二实施例的局部示意性截面图；图3为半导体器件的第三实施例的局部示意性截面图；图4示出了T栅电极的实施例；图5示出了HEMT形成方法的实施例（部分1）；图6示出了HEMT形成方法的实施例（部分2）；图7示出了HEMT形成方法的实施例（部分3）；图8示出了HEMT形成方法的实施例（部分4）；图9示出了栅电极形成方法的第一实施例（部分1）；图10示出了栅电极形成方法的第一实施例（部分2）；图11示出了栅电极形成方法的第一实施例（部分3）；图12示出了栅电极形成方法的第一实施例（部分4）；图13示出了栅电极形成方法的第一实施例（部分5）；图14示出了栅电极形成方法的第一实施例（部分6）；图15示出了栅电极形成方法的第一实施例（部分7）；图16为栅电极形成方法的第二实施例（部分1）；图17为栅电极形成方法的第二实施例（部分2）；图18为栅电极形成方法的第二实施例（部分3）；图19为栅电极形成方法的第二实施例（部分4）；图20为栅电极形成方法的第二实施例（部分5）；图21为栅电极形成方法的第二实施例（部分6）；图22为栅电极形成方法的第二实施例（部分7）；图23示出了根据实施方案的栅电极形成方法（部分1）；图24示出了根据实施方案的栅电极形成方法（部分2）；图25示出了根据实施方案的栅电极形成方法（部分3）；图26示出了根据实施方案的栅电极形成方法（部分4）；图27示出了根据实施方案的栅电极形成方法（部分5）；图28示出了根据实施方案的栅电极形成方法（部分6）；图29示出了根据实施方案的栅电极形成方法（部分7）；图30示意性地示出了抗蚀剂组合物的实施例；图31示意性地示出了抗蚀剂组合物涂覆过程的实施例；图32示意性地示出了热处理过程的实施例；图33示意性地示出了能量束辐照过程的实施例；以及图34示意性地示出了显影过程的实施例。具体实施方式图1为半导体器件的第一实施例的局部示意性截面图。半导体器件包括衬底10、形成在衬底10的一个主平面11的一部分之上的绝缘膜20以及形成在绝缘膜20之上的导电部分30，并且具有其中主平面11、绝缘膜20和导电部分30用绝缘膜40覆盖的结构1A。衬底10为例如半导体衬底、化合物半导体衬底、或其上形成有半导体层或化合物半导体层作为表面层的衬底。绝缘膜20为介电常数和耐湿性与绝缘膜40相比较低的绝缘膜（低k膜）。绝缘膜20为例如多孔绝缘膜。导电部分30通过使用各种导电材料形成。例如，导电部分30通过使用掺杂有确定导电类型的杂质的多晶硅、硅化物、或者例如铜（Cu）或铝（Al）的金属来形成。绝缘膜40为介电常数和耐湿性与绝缘膜20相比较高的绝缘膜。绝缘膜40为例如通过CVD（化学气相沉积）法形成的氧化硅膜或氮化硅膜。利用结构1A，在衬底10和导电部分30之间形成相对低介电常数的绝缘膜20。因此，与使用较高介电常数的绝缘膜代替绝缘膜20的情况相比，抑制了衬底10和导电部分30之间寄生电容的产生。低介电常数的绝缘膜20具有相对低的膜密度和相对低的耐湿性。然而，利用结构1A，绝缘膜20用具有更高的膜密度和更高的耐湿性的高介电常数的绝缘膜40覆盖。通过这样做，与导电部分30用低介电常数的绝缘膜覆盖的情况相比，抑制了导电部分30周围的通过绝缘膜的水分吸收。通过采用以上结构1A，抑制了寄生电容的产生。另外，可以通过具有高耐湿性的绝缘膜40抑制相对低介电常数的绝缘膜20（通过所述相对低介电常数的绝缘膜20抑制了寄生电容的产生）的水分吸收。图2为半导体器件的第二实施例的局部示意性截面图。图3为半导体器件的第三实施例的局部示意性截面图。图2示出了作为第二实施例的结构1B，其中绝缘膜20形成在预先嵌入衬底10a的主平面11a中的导电部分50a之上，并且其中导电部分50b形成在绝缘膜20之上。在结构1B中，主平面11a、绝缘膜20、以及导电部分50b用绝缘膜40覆盖。衬底10a为例如绝缘膜（中间层绝缘膜）。导电部分50a为例如通过使用Cu、Al等而形成的配线（下层配线）。类似地，导电部分50b为例如通过使用Cu、Al等而形成的配线（上层配线）。通过结构1B，相对低介电常数的绝缘膜20形成在分别为例如下层配线和上层配线的导电部分50a与导电部分50b之间。因此，与使用较高介电常数的绝缘膜代替绝缘膜20的情况相比，抑制了导电部分50a与导电部分50b之间的寄生电容的产生。另外，低介电常数的绝缘膜20用具有更高耐湿性的高介电常数的绝缘膜40覆盖。通过这样做，与导电部分50b用低介电常数的绝缘膜覆盖的情况相比，抑制了导电部分50b周围的通过绝缘膜的水分吸收。通过采用以上结构1B，抑制了寄生电容的产生。另外，可以通过具有高耐湿性的绝缘膜40抑制相对低介电常数的绝缘膜20（通过所述相对低介电常数的绝缘膜20抑制了寄生电容的产生）的水分吸收。另外，图3示出了作为第三实施例的结构1C，其中绝缘膜20形成在衬底10a的主平面11a之上并且其中导电部分50a和导电部分50b形成在绝缘膜20的两侧上。在结构1C中，主平面11a、绝缘膜20以及导电部分50a和导电部分50b用绝缘膜40覆盖。导电部分50a和导电部分50b为例如平行地形成在衬底10a（例如中间层绝缘膜）之上的配线。利用结构1C，相对低介电常数的绝缘膜20形成在例如为配线的导电部分50a与导电部分50b之间。因此，与使用较高介电常数的绝缘膜代替绝缘膜20的情况相比，抑制了导电部分50a与导电部分50b之间的寄生电容的产生。另外，低介电常数的绝缘膜20用具有更高耐湿性的高介电常数的绝缘膜40覆盖。通过这样做，抑制了导电部分50a和导电部分50b周围通过绝缘膜的水分吸收。通过采用以上的结构1C，抑制了寄生电容的产生。另外，可以通过具有高耐湿性的绝缘膜40抑制相对低介电常数的绝缘膜20（通过本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一绝缘膜，所述第一绝缘膜形成在所述衬底的第一平面的一部分之上；第一导电部分，所述第一导电部分形成在所述第一绝缘膜的表面之上；以及第二绝缘膜，所述第二绝缘膜覆盖所述第一平面、所述第一绝缘膜和所述第一导电部分，并且所述第二绝缘膜的耐湿性高于所述第一绝缘膜的耐湿性。

【技术特征摘要】
2013.03.18 JP 2013-0552271.一种半导体器件，包括：衬底；第一绝缘膜，所述第一绝缘膜形成在所述衬底的第一平面的一部分之上，其中所述第一绝缘膜为固体并且具有到达所述第一平面的开口部分；第一导电部分，所述第一导电部分形成在所述第一绝缘膜的顶部之上和形成在所述开口部分中，其中所述第一导电部分的侧部与所述绝缘膜的侧部在同一平面中；以及第二绝缘膜，所述第二绝缘膜覆盖所述第一平面、所述第一绝缘膜和所述第一导电部分，并且所述第二绝缘膜的耐湿性高于所述第一绝缘膜的耐湿性。2.根据权利要求1所述的半导体器件，其中所述第一绝缘膜为多孔绝缘膜。3.一种半导体器件制造方法，包括：在衬底的第一平面的一部分之上形成第一绝缘膜，其中所述第一绝缘膜为固体并且具有到达所述第一平面的开口部分；在所述第一绝缘膜的顶部之上和在所述开口部分中形成第一导电部分，使得所述第一导电部分的侧部与所述绝缘膜的侧部在同一平面中；以及形成第二绝缘膜，所述第二绝缘膜覆盖所述第一平面、所述第一绝缘膜和所述第一导电部分，并且所述第二绝缘膜的耐湿性高于所述第一绝缘膜的耐湿性。4.根据权利要求3所述的半导体器件制造方法，其中形成所述第一绝缘膜包括：制备抗蚀剂组合物，所述抗蚀剂组合物...

【专利技术属性】
技术研发人员：今纯一，中田义弘，牧山刚三，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：日本;JP