本发明专利技术公开了一种基于PCIe总线多主控板冗余备份系统，包括：主板电路A（12）、主板电路B（13）、主板电路C（14）、PCIe交换电路（15）、FC通道卡电路（10）和PCIeRaid卡电路（11）。系统上电后，测试计算机将初始配置文件传送到PCIe管理芯片（7）中，然后PCIe管理芯片（7）将初始配置文件烧写到串行EEPROM（8）中。烧写完毕后，重新启动系统，PCIe管理芯片（7）通过SMBus总线读取串行EEPROM（8）的初始配置文件，用于配置PCIe管理芯片（7）的端口寄存器、分区模式及时钟模式。本发明专利技术实现了多主控板冗余备份系统出现故障时进行实时切换系统，提高了系统的实时性。
【技术实现步骤摘要】
一种基于PCIe总线多主控板冗余备份系统
本专利技术涉及一种多主控板冗余备份系统，特别是一种基于PCIe总线多主控板冗 余备份系统。
技术介绍
多主控板冗余备份系统主要用于高安全、高可靠性系统应用，当系统出现异常时 能进行故障定位和备份系统切换。以往的多主控板冗余备份系统，包括：主板、PCI外设板 卡、板卡状态监测系统、I2C控制器、CPU处理器和BMC控制器。板卡状态监测系统用于采 集板卡上的电压、电流和温度信号，检测系统运行状态是否正常。但是以往的多主控板冗 余备份系统是基于CPCI总线的容错计算机，当备份系统切换时，需重启计算机系统以便于 对PCI设备进行重新枚举并分配空间，此过程不能满足高性能实时计算机的要求，而基于 CPCI总线的计算机系统已不能满足微处理器、存储器和互连网络的高速发展对数据高速传 输处理的要求。
技术实现思路
本专利技术的目的在于提供一种基于PCIe总线多主控板冗余备份系统，解决传统基 于CPCI总线的计算机系统切换系统时需重启计算机系统以及CPCI总线不能满足微处理 器、存储器和互连网络的高速发展对数据高速传输处理的问题。 -种基于PCIe总线多主控板冗余备份系统，包括：主板电路A、主板电路B、主板电 路C、PCIe交换电路、FC通道卡电路和PCIe Raid卡电路，其中主板电路A包括：CPU处理器 A和PCIe控制器A，主板电路B包括：CPU处理器B和PCIe控制器B，主板电路C包括：CPU 处理器C和PCIe控制器C，PCIe交换电路包括：PCIe管理芯片、串行EEPR0M和时钟芯片。 PCIe控制器A通过PCIe总线与PCIe管理芯片的端口 a双向连接，PCIe控制器B 通过PCIe总线与PCIe管理芯片的端口 b双向连接，PCIe控制器C通过PCIe总线与PCIe 管理芯片的端口 c双向连接，测试计算机通过SMBus总线与PCIe管理芯片双向连接，FC通 道卡电路通过PCIe总线与PCIe管理芯片的端口 e双向连接，PCIe Raid卡电路通过PCIe 总线与PCIe管理芯片的端口 d双向连接；在主板电路A中，CPU处理器A与PCIe控制器A 双向连接；在主板电路B中，CPU处理器B与PCIe控制器B双向连接；在主板电路C中，CPU 处理器C与PCIe控制器C双向连接；在PCIe交换电路中，PCIe管理芯片与串行EEPR0M通 过SMBus总线双向连接，时钟芯片的输出端与PCIe管理芯片的输入端连接。 基于PCIe总线的多主控板冗余备份系统上电后，首先测试计算机将初始配置文 件通过SMBus总线传送到PCIe管理芯片中，然后PCIe管理芯片将初始配置文件通过SMBus 总线烧写到串行EEPR0M中，完成初始配置文件的烧写。初始配置文件的内容为对PCIe管 理芯片的设置，包括：设置端口 a为复合工作模式，即端口 a同时作为上行端口和非透明桥， 表示为P2P+NT，端口 b的设置和端口 a相同；设置端口 c为单一工作模式，即端口 c只作为 非透明桥，表示为NT ;设置端口 d为单一工作模式，即端口 d只作为下行端口，表示为P2P， 端口 e的设置和端口 d相同；设置分区k包含端口 a和端口 d ;设置分区m包含端口 b和端 口 e ;设置分区η包含端口 c ;设置PCIe管理芯片的时钟模式为全局时钟模式。 烧写完毕后，重新启动系统，PCIe管理芯片通过SMBus总线读取串行EEPR0M的初 始配置文件，用于配置PCIe管理芯片的端口寄存器、分区模式及时钟模式。配置完毕后， PCIe管理芯片将分区k中的端口 a和端口 d连通，此时PCIe Raid卡电路作为CPU处理器 A的下游PCIe设备；PCIe管理芯片将分区m中的端口 b和端口 e连通，此时FC通道卡电路 作为CPU处理器B的下游PCIe设备；PCIe管理芯片将分区η中端口 c的工作模式设为非 透明桥，此时CPU处理器C没有下游的PCIe设备，CPU处理器C作为备用主板电路，用于接 管CPU处理器A或CPU处理器B出现故障时对应的下游PCIe设备；PCIe管理芯片由时钟 芯片提供全局时钟。然后，CPU处理器A对PCIe Raid卡电路进行PCIe设备扫描完成系统 枚举，CPU处理器B对FC通道卡电路进行PCIe设备扫描完成系统枚举，CPU处理器C同样 进行PCIe设备扫描完成系统枚举，最后正常启动各自的操作系统。 待CPU处理器A、CPU处理器B、CPU处理器C正常启动各自操作系统后，由CPU处 理器A、CPU处理器B通过非透明桥向CPU处理器C发送心跳信息，若CPU处理器C在1秒 内分别收到CPU处理器A和CPU处理器B发送的心跳信息，则CPU处理器C仍处于备用状 态，继续检测CPU处理器A和CPU处理器B发送的心跳信息。当CPU处理器A出现异常时， CPU处理器A停止向CPU处理器C发送心跳信息，CPU处理器C在1秒内没有收到CPU处理 器A发来的心跳信息，则触发CPU处理器C的故障恢复功能：由CPU处理器C动态的将PCIe 管理芯片端口 c的工作模式由非透明桥改为上行端口加非透明桥，将PCIe管理芯片分区k 中的端口 d去掉，将PCIe管理芯片端口 d加入到分区n，将PCIe管理芯片端口 a的工作模 式由上行端口加非透明桥改为非透明桥。然后CPU处理器C进行PCIe总线扫描和设备的 重新枚举，以识别新加入到CPU处理器C的PCIe Raid卡电路设备。这样PCIe管理芯片的 端口 c和端口 d连通并属于同一个分区n，PCIe Raid卡电路作为CPU处理器A的PCIe设 备转为作为CPU处理器C的PCIe设备。当CPU处理器B出现异常时，其处理过程与CPU处 理器A出现异常时相同。 当CPU处理器A、CPU处理器B工作状态都异常时，则同样触发CPU处理器C的故 障恢复功能：将CPU处理器C对应PCIe管理芯片端口 C的工作模式动态的由非透明桥改为 上行端口加非透明桥，将CPU处理器A、CPU处理器B的下游PCIe设备都切换到CPU处理器 C的下游PCIe设备，将CPU处理器A、CPU处理器B对应PCIe管理芯片端口 a和端口 b的 工作模式动态的由上行端口加非透明桥改为非透明桥。 本专利技术实现了基于PCIe总线的多主控板冗余备份系统，使得系统能够应对某块 甚至某几块主板异常的情况，提高了系统的抗风险能力；适用于对系统稳定性、可靠性具有 很高要求的场合。 【附图说明】 图1 一种基于PCIe总线多主控板冗余备份系统的结构示意图。 1. CPU处理器A 2. PCIe控制器A 3. CPU处理器B 4. PCIe控制器B 5. CPU处 理器C 6.PCIe控制器C 7.PCIe管理芯片8.串行EEPROM 9.时钟芯片10. FC通道卡 电路11. PCIe Raid卡电路12.主板电路A 13.主板电路B 14.主板电路C 15. PCIe交 换电路。 【具体实施方式】 一种基于PCIe总线多主控板冗余备份系统，包括：主板电路A12、主板电路B13、 主板电路C14、PCIe交换电路15、FC通道卡电路10和PCIe Ra本文档来自技高网...
【技术保护点】
一种基于PCIe总线多主控板冗余备份系统，其特征在于包括：主板电路A（12）、主板电路B（13）、主板电路C（14）、PCIe交换电路（15）、FC通道卡电路（10）和PCIe Raid卡电路（11），其中主板电路A（12）包括：CPU处理器A（1）和PCIe控制器A（2），主板电路B（13）包括：CPU处理器B（3）和PCIe控制器B（4），主板电路C（14）包括：CPU处理器C（5）和PCIe控制器C（6），PCIe交换电路（15）包括：PCIe管理芯片（7）、串行EEPROM（8）和时钟芯片（9）；PCIe控制器A（2）通过PCIe总线与PCIe管理芯片（7）的端口a双向连接，PCIe控制器B（4）通过PCIe总线与PCIe管理芯片（7）的端口b双向连接，PCIe控制器C（6）通过PCIe总线与PCIe管理芯片（7）的端口c双向连接，测试计算机通过SMBus总线与PCIe管理芯片（7）双向连接，FC通道卡电路（10）通过PCIe总线与PCIe管理芯片（7）的端口e双向连接，PCIe Raid卡电路（11）通过PCIe总线与PCIe管理芯片（7）的端口d双向连接；在主板电路A（12）中，CPU处理器A（1）与PCIe控制器A（2）双向连接；在主板电路B（13）中，CPU处理器B（3）与PCIe控制器B（4）双向连接；在主板电路C（14）中，CPU处理器C（5）与PCIe控制器C（6）双向连接；在PCIe交换电路（15）中，PCIe管理芯片（7）与串行EEPROM（8）通过SMBus总线双向连接，时钟芯片（9）的输出端与PCIe管理芯片（7）的输入端连接；基于PCIe总线的多主控板冗余备份系统上电后，首先测试计算机将初始配置文件通过SMBus总线传送到PCIe管理芯片（7）中，然后PCIe管理芯片（7）将初始配置文件通过SMBus总线烧写到串行EEPROM（8）中，完成初始配置文件的烧写；初始配置文件的内容为对PCIe管理芯片（7）的设置，包括：设置端口a为复合工作模式，即端口a同时作为上行端口和非透明桥，表示为P2P+NT，端口b的设置和端口a相同；设置端口c为单一工作模式，即端口c只作为非透明桥，表示为NT；设置端口d为单一工作模式，即端口d只作为下行端口，表示为P2P，端口e的设置和端口d相同；设置分区k包含端口a和端口d；设置分区m包含端口b和端口e；设置分区n包含端口c；设置PCIe管理芯片（7）的时钟模式为全局时钟模式；烧写完毕后，重新启动系统，PCIe管理芯片（7）通过SMBus总线读取串行EEPROM（8）的初始配置文件，用于配置PCIe管理芯片（7）的端口寄存器、分区模式及时钟模式；配置完毕后，PCIe管理芯片（7）将分区k中的端口a和端口d连通，此时PCIe Raid卡电路（11）作为CPU处理器A（1）的下游PCIe设备；PCIe管理芯片（7）将分区m中的端口b和端口e连通，此时FC通道卡电路（10）作为CPU处理器B（3）的下游PCIe设备；PCIe管理芯片（7）将分区n中端口c的工作模式设为非透明桥，此时CPU处理器C（5）没有下游的PCIe设备，CPU处理器C（5）作为备用主板电路，用于接管CPU处理器A（1）或CPU处理器B（3）出现故障时对应的下游PCIe设备；PCIe管理芯片（7）由时钟芯片（9）提供全局时钟；然后，CPU处理器A（1）对PCIe Raid卡电路（11）进行PCIe设备扫描完成系统枚举，CPU处理器B（3）对FC通道卡电路（10）进行PCIe设备扫描完成系统枚举, CPU处理器C（5）同样进行PCIe设备扫描完成系统枚举，最后正常启动各自的操作系统；待CPU处理器A（1）、CPU处理器B（3）、CPU处理器C（5）正常启动各自操作系统后，由CPU处理器A（1）、CPU处理器B（3）通过非透明桥向CPU处理器C（5）发送心跳信息，若CPU处理器C（5）在1秒内分别收到CPU处理器A（1）和CPU处理器B（3）发送的心跳信息，则CPU处理器C（5）仍处于备用状态，继续检测CPU处理器A（1）和CPU处理器B（3）发送的心跳信息；当CPU处理器A（1）出现异常时，CPU处理器A（1）停止向CPU处理器C（5）发送心跳信息，CPU处理器C（5）在1秒内没有收到CPU处理器A（1）发来的心跳信息，则触发CPU处理器C（5）的故障恢复功能：由CPU处理器C（5）动态的将PCIe管理芯片（7）端口c的工作模式由非透明桥改为上行端口加非透明桥，将PCIe管理芯片（7）分区k中的端口d去掉，将PCIe管理芯片（7）端口d加入到分区n，将PCIe管理芯片（7）端口a的工作模式由上行端口加非透明桥改为非透明桥；然后CPU处理器C（5）进行PCIe总线扫描和设备的重新枚举，以识别新加入到CPU处理器...
【技术特征摘要】
1. 一种基于PCIe总线多主控板冗余备份系统，其特征在于包括：主板电路A (12)、主 板电路B (13)、主板电路C (14)、PCIe交换电路（15)、FC通道卡电路（10)和PCIeRaid卡 电路（11)，其中主板电路A (12)包括：CPU处理器A (1)和PCIe控制器A (2)，主板电路 B (13)包括：CPU处理器B (3)和PCIe控制器B (4)，主板电路C (14)包括：CPU处理器C (5)和PCIe控制器C (6)，PCIe交换电路（15)包括：PCIe管理芯片（7)、串行EEPROM (8) 和时钟芯片（9); PCIe控制器A (2)通过PCIe总线与PCIe管理芯片（7)的端口 a双向连接，PCIe控制 器B (4)通过PCIe总线与PCIe管理芯片（7)的端口 b双向连接，PCIe控制器C (6)通过 PCIe总线与PCIe管理芯片（7)的端口 c双向连接，测试计算机通过SMBus总线与PCIe管 理芯片（7)双向连接，FC通道卡电路（10)通过PCIe总线与PCIe管理芯片（7)的端口 e双 向连接，PCIe Raid卡电路（11)通过PCIe总线与PCIe管理芯片（7)的端口 d双向连接；在 主板电路A (12)中，CPU处理器A (1)与PCIe控制器A (2)双向连接；在主板电路B (13) 中，CPU处理器B (3)与PCIe控制器B (4)双向连接；在主板电路C (14)中，CPU处理器C (5)与PCIe控制器C (6)双向连接；在PCIe交换电路（15)中，PCIe管理芯片（7)与串行 EEPROM (8)通过SMBus总线双向连接，时钟芯片（9)的输出端与PCIe管理芯片（7)的输入 端连接； 基于PCIe总线的多主控板冗余备份系统上电后，首先测试计算机将初始配置文件通 过SMBus总线传送到PCIe管理芯片（7)中，然后PCIe管理芯片（7)将初始配置文件通过 SMBus总线烧写到串行EEPROM (8)中，完成初始配置文件的烧写；初始配置文件的内容为 对PCIe管理芯片（7)的设置，包括：设置端口 a为复合工作模式，即端口 a同时作为上行端 口和非透明桥，表示为P2P+NT，端口 b的设置和端口 a相同；设置端口 c为单一工作模式， 即端口 c只作为非透明桥，表示为NT ;设置端口 d为单一工作模式，即端口 d只作为下行端 口，表示为P2P，端口 e的设置和端口 d相同；设置分区k包含端口 a和端口 d;设置分区m 包含端口 b和端口 e ;设置分区η包含端口 c ;设置PCIe管理芯片（7)的时钟模式为全局时 钟模式； 烧写完毕后，重新启动系统，PCIe管理芯片（7)通过SMBus总线读取串行EEPROM (8) 的初始配置文件，用于配置PCIe管理芯片（7)的端口寄存器、分区模式及时钟模式；配置完 毕后，PCIe管理芯片（7)将分区k中的端口 a和端口 d连通，此时PCIe Raid卡电路（11)作 为CPU处理器A (1)的下游PC...
【专利技术属性】
技术研发人员：王宝强，王浩，王晓光，钟生海，韩琼，
申请(专利权)人：中国航天科工集团第二研究院七〇六所，
类型：发明
国别省市：北京;11
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