半导体晶片、半导体工艺和半导体封装制造技术

本发明专利技术提供一种半导体晶片、半导体封装和半导体工艺。所述半导体晶片包含衬底、至少一个金属片段和多个电介质层。所述半导体晶片被界定为多个裸片区域和多个沟槽区域，每一所述裸片区域具有集成电路，所述集成电路包含设置于所述电介质层之间的多个图案化金属层。所述沟槽区域设置于所述裸片区域之间，且所述至少一个金属片段设置于所述沟槽区域中并与所述裸片区域的所述集成电路绝缘。

【技术实现步骤摘要】
半导体晶片、半导体工艺和半导体封装
本专利技术涉及3D半导体封装的领域，且更具体地说，涉及用以促进导电通孔(conductivevia)的测试的技术和结构。
技术介绍
在堆栈式芯片封装中，可以垂直堆栈方式将多个集成电路芯片封装于单个封装结构中。此情形增加堆栈密度而使封装结构较小，且常常缩短信号必须在芯片之间横穿的路径的长度。因此，堆栈式芯片封装倾向于增加芯片之间或之中的信号传输速度。另外，堆栈式芯片封装允许将具有不同功能的芯片集成于单个封装结构中。使用硅穿孔(ThroughSiliconVia,TSV)因其可在芯片之间提供短垂直导电路径的能力而成为在实现堆栈式芯片封装集成方面的关键技术。通常，在TSV制造工艺中，从半导体晶片的底表面蚀刻半导体晶片以形成多个通孔(ViaHole)，使得暴露半导体晶片的最底图案化金属层(即，“金属1”(M1))。接着，将导电金属电镀于通孔，以便形成硅穿孔(TSV)。接着，切割半导体晶片以形成半导体裸片。在一些情况下，在半导体晶片的蚀刻工艺期间，蚀刻剂可能未精确地蚀刻半导体晶片，使得一些通孔将不达到最底图案化金属层(M1)。在其它情况下，在导电金属的电镀工艺期间，可能未良好地控制电镀参数，使得导电金属的厚度不均匀，且一些导电金属将不接触最底图案化金属层(M1)。以上两种情况将引起TSV的导电金属在电镀工艺中不会完美地终止(stop)于最底图案化金属层(M1)上，且在导电金属与最底图案化金属层(M1)之间形成开路。然而，仅在对半导体裸片执行测试后才发现此类不当缺陷，此意味仅在已将半导体晶片切割成半导体裸片后才发现此类不当缺陷。专利
技术实现思路
本专利技术的一个方面涉及一种半导体封装。在一个实施例中，所述半导体封装包含：半导体裸片，其包括衬底；多个电介质层，其设置于所述衬底上；集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和至少一个金属片段(MetalSegment)，其与所述集成电路绝缘且从所述半导体裸片的侧表面(LateralSideSurface)暴露。在此实施例中，所述至少一个金属片段设置于为所述电介质层中的最底电介质层的电介质层上，至少一个金属片段和所述集成电路的最底图案化金属层各自具有下表面，且所述下表面实质上共平面，且所述半导体裸片进一步包括至少一个导电通孔。本专利技术的另一方面涉及一种半导体晶片。在一个实施例中，所述半导体晶片包含衬底，所述衬底被划分成多个裸片区域和多个沟槽区域(TrenchArea)；其中每一所述裸片区域中包含集成电路，所述集成电路具有设置于电介质层之间且彼此电性连接的多个图案化金属层；且其中所述沟槽区域设置于所述裸片区域之间，且至少一个金属片段设置于所述沟槽区域中且与邻近裸片区域的所述集成电路绝缘。在此实施例中，所述至少一个金属片段设置于最底电介质层上，且所述至少一个金属片段和最底图案化金属层在同一层处共平面。本专利技术的另一方面涉及一种半导体工艺。在一个实施例中，所述半导体工艺包括：(a)提供半导体晶片，所述半导体晶片具有衬底、至少一个金属片段、多个集成电路和多个电介质层，其中所述至少一个金属片段、所述集成电路和所述电介质层设置于所述衬底的顶表面上，每一所述集成电路包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层，且所述至少一个金属片段与所述集成电路绝缘；(b)从所述衬底的底表面形成多个测试孔和内孔，以分别暴露所述至少一个金属片段和所述集成电路的最底图案化金属层；(c)在所述测试孔和所述内孔中形成多个导电金属，其中所述测试孔中的所述导电金属彼此分离；和(d)探测二个测试孔中的至少二个导电金属。所述半导体晶片被界定为多个裸片区域和多个沟槽区域，每一所述裸片区域具有每一所述集成电路，且所述沟槽区域设置于所述裸片区域之间。在实施例中，所述至少一个金属片段设置于所述沟槽区域中。在替代实施例中，所述至少一个金属片段设置于所述裸片区域中。在实施例中，所述至少一个金属片段可设置于最底电介质层上，所述至少一个金属片段和所述集成电路的最底图案化金属层在同一层处共平面。在步骤(c)中，所述导电金属可电镀于每一所述测试孔的侧壁和每一所述内孔的侧壁上。此外，在步骤(c)中，所述导电金属可填满所述测试孔和所述内孔，所述测试孔中的所述导电金属可进一步延伸到所述衬底的所述底表面，以形成在步骤(d)中用以探测的多个测试部分，且所述测试孔中的所述导电金属可接触所述至少一个金属片段，且所述内孔中的所述导电金属接触所述集成电路的所述最底图案化金属层。所述半导体工艺进一步包含沿着所述沟槽区域切割所述半导体晶片以形成多个半导体裸片的步骤。在所述切割工艺(SawingProcess)期间，可移除所述至少一个金属片段和所述测试孔中的所述导电金属。附图说明图1说明根据本专利技术的实施例的半导体封装的剖面图；图2至16说明根据本专利技术的实施例的用于制造半导体裸片的工艺；图17说明根据本专利技术的另一实施例的用于制造半导体裸片的工艺；图18和19分别说明根据本专利技术的另一实施例的半导体裸片的仰视图和侧视图；图20说明根据本专利技术的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；图21说明根据本专利技术的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；图22说明根据本专利技术的另一实施例的具有金属片段的半导体晶片的部分放大仰视图；和图23说明根据本专利技术的另一实施例的金属片段的半导体晶片探测的部分放大仰视图。在全部图式和详细描述中使用共同参考数字以指示相同元件。本专利技术将从结合随附图式的以下详细描述而更显而易见。具体实施方式参看图1，说明根据本专利技术的实施例的半导体封装1的剖面图。半导体封装1包括封装衬底11、半导体裸片3、多个焊线12、模塑料(MoldingCompound)14和焊料层16。封装衬底11具有顶表面111和底表面112。半导体裸片3设置于封装衬底11的顶表面111上。在此实施例中，半导体裸片3包括衬底40、多个电介质层481、482、483、484、集成电路20、金属片段46的一部分、四个侧表面31，和多个导电通孔28。衬底40具有顶表面401和底表面402。金属片段46和电介质层481、482、483、484设置于衬底40的顶表面401上。最底电介质层481直接地设置于衬底40的顶表面401上，且第二电介质层482、第三电介质层483和第四电介质层484以此次序设置于最底电介质层481上。集成电路20包含多个图案化金属层201、202、203和多个互连金属204。图案化金属层201、202、203设置于电介质层481、482、483、484之间且彼此电性连接。金属片段46与集成电路20绝缘。即，金属片段46未电性连接到集成电路20。金属片段46和集成电路20的最底图案化金属层201在同一层处实质上共平面。应注意，集成电路20未从半导体裸片3的四个侧表面31暴露，但金属片段46的部分从半导体裸片3的侧表面31暴露。焊料层16用于将半导体裸片3的衬底40的底表面402接合到封装衬底11的顶表面111。在此实施例中，焊料层16的一部分可填满由导电金属26在导电通孔28中界定的中心孔的部分。集成电路20经由导电通孔28和焊料层16而电性连接到封装衬底11以供接地，使得电本文档来自技高网...

【技术保护点】
一种半导体封装，其包括：半导体裸片，其包括：衬底；多个电介质层，其设置于所述衬底上；集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和至少一个金属片段，其与所述集成电路绝缘且从所述半导体裸片的侧表面暴露。

【技术特征摘要】
2013.03.15 US 13/843,3041.一种半导体封装，其包括：半导体裸片，其包括：衬底；多个电介质层，其设置于所述衬底上；集成电路，其包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层；和至少一个金属片段，其与所述集成电路绝缘且从所述半导体裸片的侧表面暴露，其中所述至少一个金属片段设置于作为所述电介质层中的最底电介质层的电介质层上。2.根据权利要求1所述的半导体封装，其中所述至少一个金属片段和所述集成电路的最底图案化金属层各自具有下表面，且所述下表面实质上共平面。3.根据权利要求1所述的半导体封装，其中所述半导体裸片进一步包括至少一个导电通孔。4.一种半导体晶片，其包括：衬底，其被划分成多个裸片区域和多个沟槽区域；其中每一所述裸片区域包含集成电路，所述集成电路具有设置于电介质层之间且彼此电性连接的多个图案化金属层；且其中所述沟槽区域设置于所述裸片区域之间，且至少一个金属片段设置于所述沟槽区域中且与邻近裸片区域的集成电路绝缘，其中所述至少一个金属片段设置于最底电介质层上。5.根据权利要求4所述的半导体晶片，其中所述至少一个金属片段和最底图案化金属层在同一层处共平面。6.一种半导体工艺，其包括：(a)提供半导体晶片，所述半导体晶片具有衬底、至少一个金属片段、多个集成电路和多个电介质层，其中所述至少一个金属片段、所述集成电路和所述电介质层设置于所述衬底的顶表面上，每一所述集成电路包含设置于所述电介质层之间且彼此电性连接的多个图案化金属层，且所述至少一个金属片段与所述集成电路绝缘；(b)从所述衬底的底表面形成多个测试孔和内孔，以分别暴露所述至少一个金属片段和所述集成电路的最底图案化金属层；(c)在所述测试孔和所述内孔中形成多个导电金属，其中所述测试孔中的所述导电金属彼此分离；...

【专利技术属性】
技术研发人员：王永辉，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71