源极/漏极中带有底部SiGe层的FinFET制造技术

本发明专利技术涉及源极/漏极中带有底部SiGe层的FinFET，提供了一种FinFET包括：衬底；鳍结构，位于衬底上；源极，位于鳍结构中；漏极，位于鳍结构中；沟道，位于鳍结构中，在源极与漏极之间；栅极介电层，位于沟道上方；以及栅极，位于栅极介电层上方。源极和漏极中的至少一个包括底部SiGe层。

【技术实现步骤摘要】
源极/漏极中带有底部SiGe层的FinFET
本专利技术总体上涉及半导体器件，更具体地，涉及一种FinFET。
技术介绍
在一些FinFET器件中，随着器件尺寸的减小，弱驱动电流和短沟道效应是具有挑战的问题。具有改进的驱动电流并减弱短沟道效应的FinFET是人们的期望。
技术实现思路
为解决上述问题，本专利技术提供了一种FinFET，包括：衬底；鳍结构，位于所述衬底上；源极，位于所述鳍结构中；漏极，位于所述鳍结构中；沟道，在所述鳍结构中位于所述源极与所述漏极之间；栅极介电层，位于所述沟道上方；以及栅极，位于所述栅极介电层上方，其中，所述源极和所述漏极中的至少一个包括底部SiGe层。该FinFET进一步包括侧壁SiGe层，位于所述源极和所述漏极中的至少一个中。其中，所述源极和所述漏极包括具有SiP或SiCP的第一层，所述第一层布置在所述底部SiGe层上方。其中，SiGe与SiP的体积比或SiGe与SiCP的体积比的范围在10％到40％之间。其中，所述第一层的磷的浓度范围在5e20cm-3到1e22cm-3之间。其中，所述第一层包括SiCP并且所述第一层的碳掺杂百分比范围在0.5％到2％之间。其中，所述源极和所述漏极进一步包括具有SiP或SiCP的第二层，所述第二层沉积在所述第一层上方，并且所述第二层的磷的浓度比所述第一层的磷的浓度更高。其中，所述第一层的磷的浓度范围在5e20cm-3到2e21cm-3之间。其中，所述第二层的磷的浓度范围在1e21cm-3到1e22cm-3之间。其中，所述鳍结构的高度X、所述源极或所述漏极的高度Y、和所述底部SiGe层的高度Z的关系是Z≤Y-X。该FinFET进一步包括邻近所述栅极的隔离件。其中，所述隔离件包括SiN、SiCN、或SiCON。此外，还提供了一种形成FinFET的方法，包括：在衬底上形成鳍结构；形成源极和漏极，所述源极和所述漏极中的至少一个包括底部SiGe层；在所述源极和所述漏极之间的沟道上方形成栅极介电层；以及在所述栅极介电层上方形成栅极。其中，形成所述源极和所述漏极包括在所述源极和所述漏极中的至少一个中形成侧壁SiGe层。其中，形成所述源极和所述漏极包括形成具有SiP或SiCP的第一层，并且所述第一层布置在所述底部SiGe层上方。其中，所述第一层的磷的浓度范围在5e20cm-3到1e22cm-3之间。其中，形成所述源极和所述漏极进一步包括在所述第一层上方形成第二层，所述第二层包括SiP或SiCP，并且所述第二层的磷的浓度比所述第一层的磷的浓度更高。其中，所述第一层的磷的浓度范围在5e20cm-3到2e21cm-3之间，所述第二层的磷的浓度范围在1e21cm-3到1e22cm-3之间。该方法进一步包括形成邻近所述栅极的隔离件。此外，还提供了一种FinFET，包括：衬底；鳍结构，位于所述衬底上；源极，位于所述鳍结构中；漏极，位于所述鳍结构中；沟道，在所述鳍结构中位于所述源极与所述漏极之间；栅极介电层，位于所述沟道上方；以及栅极，位于所述栅极介电层上方，其中，所述源极和所述漏极中的至少一个包括具有SiP或SiCP的顶层、底部SiGe层、和侧壁SiGe层。附图说明下面将结合附图进行下列说明，其中：图1是根据一些实施例的示例性的FinFET的原理图；图2是根据一些实施例的沟道应变(strain)与图1中示例性FinFET的鳍顶距离的曲线图；图3A是根据一些实施例的驱动电流与图1中示例性FinFET的栅极长度的曲线图；图3B是根据一些实施例的总电阻与图1中示例性FinFET的栅极长度的曲线图；图4是根据一些实施例的另一个示例性FinFET的原理图；图5是根据一些实施例的又一个示例性FinFET的原理图；以及图6A至图6E是根据一些实施例的制造图4中示例性FinFET的中间步骤。具体实施方式各种实施例的制造和使用的细节讨论如下。应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的创新概念。所讨论的具体实施例仅仅示出制造和使用本专利技术的具体方式，而不用于限制本公开的范围。另外，本专利技术可在各个实例中重复参考标记和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。而且，在本公开中一个部件上的结构、连接、和/或耦合另一个部件，可以包括直接形成连接部件的实施例，也可以包括在部件之间插入形成附加部件的实施例，这样两部件就不能直接连接。另外，在本公开中，空间连接词，例如，“低于”、“高于”、“水平”、“垂直”、“上方”、“以上”、“以下”、“在下方”、“上”、“下”、“顶端”、“底端：、等以上词的派生词(例如，“水平的”、“向下的”、“向上的”等)用于简便描述一个部件与另一个部件的关系。空间连接词意在涵盖包括部件的不同方向的器件。图1是根据一些实施例的示例性的FinFET100的原理图。FinFET100包括衬底101、在衬底上形成的鳍结构102、在鳍结构102中形成的源极103和漏极105、在鳍结构102中源极103和漏极105间的沟道111。栅极介电层109在沟道上方形成，栅极108在栅极介电层109上方形成。源极103和漏极105中的至少一个包括底部SiGe层106。邻近栅极108形成隔离件110。在一些实施例中，FinFET100可以通过浅沟槽隔离(STI)结构与邻近的器件隔离开。在一些实施例中，FinFET100是N型FinFET。衬底包括Si或任意其他合适的材料。源极103和漏极105包括具有SiP、SiCP、或任意其他合适材料的第一层104。第一层104沉积在底部SiGe层106上方。在一些实施例中，底部SiGe层106是在包括SiP或SiCP的第一层104底部形成的外延层。隔离件110包括SiN、SiCN、SiCON、其他电介质、或任意其他合适的材料。在一些实施例中，底部SiGe层106中和第一层104(SiP或SiCP)中的SiGe的体积比的范围为10％到40％。在一些实施例中，第一层104中磷(P)的浓度范围在5e20cm-3到1e22cm-3之间。在一些实施例中，第一层104包括SiCP，并且碳掺杂的比例范围从0.5％到2％。在一些实施例中，鳍结构102的高度X、源极103或漏极105的高度Y、和底部SiGe层106的高度Z的关系是Z≤Y-X。在一些实施例中，X的范围为30nm到40nm，Y的范围为45nm到60nm，Z的范围为5nm到15nm，以及栅极108的长度范围为15nm到30nm。在一些实施例中，源极103和漏极105的顶部可以比鳍结构102高5nm到20nm。在一些实施例中，源极103和漏极105的底部可以低于在衬底101上形成的凹槽中的鳍结构102。FinFET100的尺寸可以根据器件的设计和应用进行改变。图2是根据一些实施例的沟道应变与图1中示例性FinFET100的鳍顶距离的曲线图。沟道111包括Si并且底部SiGe层106将压缩应力加载到沟道111的邻近区域(从鳍结构102顶部的大约30nm到40nm处)(图2中所示的正应变值)。底部SiGe层106将拉伸应力引导到沟道111的上部区域(从鳍结构102顶部的0nm到20nm处)(图2中所示的负应变值)。引导的拉伸应力可以使沟道111的上部区域具有本文档来自技高网...

【技术保护点】
一种FinFET，包括：衬底；鳍结构，位于所述衬底上；源极，位于所述鳍结构中；漏极，位于所述鳍结构中；沟道，在所述鳍结构中位于所述源极与所述漏极之间；栅极介电层，位于所述沟道上方；以及栅极，位于所述栅极介电层上方，其中，所述源极和所述漏极中的至少一个包括底部SiGe层。

【技术特征摘要】
2013.03.13 US 13/800,8171.一种FinFET，包括：衬底；鳍结构，位于所述衬底上；源极，位于所述鳍结构中；漏极，位于所述鳍结构中；沟道，在所述鳍结构中位于所述源极与所述漏极之间；栅极介电层，位于所述沟道上方；以及栅极，位于所述栅极介电层上方，其中，所述源极和所述漏极中的至少一个包括底部SiGe层；所述源极和所述漏极包括具有SiP或SiCP的第一层，所述第一层布置在所述底部SiGe层上方。2.根据权利要求1所述的FinFET，进一步包括侧壁SiGe层，位于所述源极和所述漏极中的至少一个中。3.根据权利要求1所述的FinFET，其中，SiGe与SiP的体积比或SiGe与SiCP的体积比的范围在10％到40％之间。4.根据权利要求1所述的FinFET，其中，所述第一层的磷的浓度范围在5e20cm-3到1e22cm-3之间。5.根据权利要求1所述的FinFET，其中，所述第一层包括SiCP并且所述第一层的碳掺杂百分比范围在0.5％到2％之间。6.根据权利要求1所述的FinFET，其中，所述源极和所述漏极进一步包括具有SiP或SiCP的第二层，所述第二层沉积在所述第一层上方，并且所述第二层的磷的浓度比所述第一层的磷的浓度更高。7.根据权利要求6所述的FinFET，其中，所述第一层的磷的浓度范围在5e20cm-3到2e21cm-3之间。8.根据权利要求6所述的FinFET，其中，所述第二层的磷的浓度范围在1e21cm-3到1e22cm-3之间。9.根据权利要求1所述的FinFET，其中，所述鳍结构的高度X、所述源极或所述漏极的高度Y、和所述底部SiGe层的高度Z的关系是Z≤Y-X。10.根据权利要求1所述的FinFET，...

【专利技术属性】
技术研发人员：游明华，郑培仁，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71