用于集成电压调节器的磁芯感应器（MCI）结构制造技术

描述了包括用于集成电压调节器的磁芯感应器（MCI）结构的半导体封装。在示例中，半导体封装包括封装衬底和耦合到该封装衬底第一表面的半导体裸晶。该半导体裸晶在其上具有第一多金属-绝缘体-金属（MIM）电容器层。该半导体封装还包括耦合到该封装衬底第二表面的磁芯感应器（MCI）裸晶。该MCI裸晶包括一个或多个切槽感应器，且其上具有第二多MIM电容器层。

【技术实现步骤摘要】

本专利技术属于半导体封装的领域；具体地讲，本专利技术属于包括用于集成电压调节器的磁芯感应器（MCI）结构的半导体封装的领域。
技术介绍
如今的消费电子产品市场常常要求需要非常复杂的电路的复杂功能。缩小（scale）到越来越小的基本构建块（例如晶体管）已经使得每代更新(progressive generation)都能够在单个裸晶（die）上并入更多的复杂电路。半导体封装被用来保护集成电路（IC）芯片或裸晶(chip or die)，并且也被用来给裸晶提供到外部电路的电接口。随着对于更小电子设备的需求的不断增长，半导体封装被设计成更加紧凑且必须承载更大的电路密度。例如，现在一些半导体封装使用无芯衬底，这些无芯衬底不包括通常用于常规衬底的厚树脂芯层。另外，对于具有更高性能的设备的需求导致需要改进的半导体封装，使得薄封装外形和低整体翘曲(low overall warpage)与之后的组装过程相容。另一方面，虽然缩小(scaling)通常考虑的是尺寸的减小，但是也考虑在给定的空间中增加功能。然而，当尝试封装具有额外功能(同样容纳在封装中)的半导体裸晶时，将可能产生结构上的问题。例如，附加封装的感应器可增加功能，但减少半导体封装中的空间可用性毕竟会构成对增加这样的功能的障碍。裸晶上的电压调节可用来局部改变电压（例如在芯电压变化范围内）以用于主动电源管理。同时，裸晶上的电压调节也可被设计成使相关的半导体裸晶自动保持恒定的电压电平。在另一个应用中，如果需要主动电源管理，则裸晶上的电压调节也可被用来实时抑制（throttle）电压。电压调节器可以是简单“前馈(feed forward)”设计或者可包括负反馈(negative feedback)控制回路。它可以使用机电机制，或者电子组件。取决于设计，它可以用来调节一个或多个AC或DC电压。诸如感应器的电子组件可以在诸如集成电路裸晶或印刷电路板（PCB）的衬底上实现。这样的实施方式涉及在一个或多个衬底层上布置材料（例如传导性材料）的图案。该布置可通过平版印刷（lithographic）技术来实现。用于RF应用的感应器通常是空心螺旋感应器或者在一些情况下是铁磁（ferrite magnetic）感应器。这些感应器带有各种缺点。例如，空心螺旋感应器通常需要在衬底（例如IC裸晶）上的大量空间（区域）。另外，这样的感应器通常(但不一定)耦合到高电阻率衬底。在其它情况下，带状线下面的磁层有效地在相关的VR的工作频率下屏蔽衬底。因此，在用于电压调节的感应器制造的领域中仍然需要有重大的改进。
技术实现思路
本专利技术一方面涉及一种半导体封装，所述半导体封装包括：封装衬底；半导体裸晶，所述半导体裸晶耦合到所述封装衬底的第一表面，且其上具有第一多金属-绝缘体-金属（MIM）电容器层；以及磁芯感应器（MCI）裸晶，所述MCI裸晶耦合到所述封装衬底的第二表面，包括一个或多个切槽感应器，且其上具有第二多MIM电容器层。本专利技术还一方面涉及一种磁芯感应器（MCI）裸晶，所述MCI裸晶包括：衬底；一个或多个切槽感应器，置于所述衬底上方；以及多金属-绝缘体-金属（MIM）电容器层，置于所述一个或多个切槽感应器的上方。本专利技术再一方面涉及一种制造磁芯感应器（MCI）裸晶的方法，所述方法包括：通过第一溅射方法在衬底上方形成第一切槽磁材料结构；在所述第一切槽磁材料结构上方形成一个或多个金属线；以及通过第二溅射方法在所述一个或多个金属线上方形成第二切槽磁材料结构。附图说明图1A示例了（a）标准磁感应器的顶部斜视图，（b）根据本专利技术第一实施例的切槽磁感应器的顶部斜视图，以及（c）根据本专利技术第二实施例的另一个切槽磁感应器的俯视图。图1B示例了根据本专利技术的一个实施例的只带有部分切槽的各种切槽图案。图1C示例了根据本专利技术的一个实施例的带有完整切槽的各种切槽图案。图2包括根据本专利技术的一个实施例的（a）两个不同感应器的感应系数（单位nH）与频率（单位Hz）的函数关系图，以及（b）感应器AC损耗（单位mW）与开关频率（单位MHz）的函数关系图。图3是根据本专利技术的一个实施例的MIM电容值（单位nF）与开关频率（单位MHz）的函数关系图。图4示例了根据本专利技术的一个实施例的用于完全集成稳压器（FIVR）的金属-绝缘体-金属（MIM）电容器结构的俯视图。图5包括以下内容的截面视图示例：（a）用于金属-绝缘体-金属（MIM）电容器和相关的缩小方法的常规封装布置，以及（b）用于根据本专利技术实施例的MIM电容器和相关的缩小方法的封装布置。图6是根据本专利技术的一个实施例的切槽感应器结构的顶部斜视图的扫描电子显微镜（SEM）图像。图7是根据本专利技术的一个实施例的三个不同的感应器结构类型的感应系数（单位nH）与频率（单位Hz）函数关系图。图8是根据本专利技术的一个实施例的计算机系统的示意图。具体实施方式描述了用于集成电压调节器的包括磁芯感应器（MCI）结构的半导体封装。在以下的描述中，描述了大量特定的细节，诸如封装架构和材料状态，以便提供对本专利技术各实施例的透彻理解。对于本领域技术人员而言显然本专利技术的实施例可脱离这些特定细节而得以实施。另外，诸如集成电路设计布局等众所周知的特征未进行细节描述，以免不必要地造成本专利技术的实施例难以被理解。此外，应理解图中所示的各种实施例仅为示例性表示，且不一定按比例绘制。本文中描述的一个或多个实施例涉及用于集成电压调节器的磁感应器结构。该结构可设计成在裸晶和/或封装上提供减小的相关电容器面积，并提高感应器和相关电压调节器的效率。在一个这样的实施例中，本文中描述的方法或结构使得能够使用减小的电容，同时移至增大的频率以用于相关电压调节器的操作。在一个实施例中，感应器结构涉及切槽方面(即切槽特征)。这样的切槽特征使得可以穿过邻近的薄电介质层的电容耦合而缓解感应系数的迅速降低。在一个或多个实施例中，描述的磁感应器是具有磁芯以增大感应系数的磁芯感应器，该磁芯由铁磁或亚铁磁材料或合金制成，诸如铁、铁氧体（氧化铁）、钴或镍、镍铁合金、钴合金、钴铁合金、Mn合金和其它已知的软磁材料。因为感应器结构是基于降压电路拓扑结构(buck circuit topology)或混合电路拓扑结构的现代电压调节器电路中的关键组件，所以本文中描述的一个或多个实施例涉及这样的感应器的改进性能。更具体地，由于未来集成电路（IC）微处理器技术节点中完全集成（例如裸晶上）电压调节器（FIVR）的有限可用面积，以及为了减小带有集成感应器的功率管理IC（PMIC）的尺寸，磁芯感应器（MCI）的使用正变得关键。MCI提供与空心感应器（ACI）可比的性能，但通过使用高磁导率材料（磁材料）只需小得多的面积或体积。空心感应器通常要求大形状因子的半导体封装，以及可能要求芯封装（cored package）。随着每一代产品都需要进行缩小和裸晶压缩，经常要求封装缩小以提供更加小的形状因子。然而，封装尺寸的减小使得包含ACI变难，这是因为更小的封装意味着更小的感应本文档来自技高网...

【技术保护点】
一种半导体封装，所述半导体封装包括：封装衬底；半导体裸晶，所述半导体裸晶耦合到所述封装衬底的第一表面，且其上具有第一多金属‑绝缘体‑金属（MIM）电容器层；以及磁芯感应器（MCI）裸晶，所述MCI裸晶耦合到所述封装衬底的第二表面，包括一个或多个切槽感应器，且其上具有第二多MIM电容器层。

【技术特征摘要】
2013.03.13 US 13/8016231. 一种半导体封装，所述半导体封装包括：
封装衬底；
半导体裸晶，所述半导体裸晶耦合到所述封装衬底的第一表面，且其上具有第一多金属-绝缘体-金属（MIM）电容器层；以及
磁芯感应器（MCI）裸晶，所述MCI裸晶耦合到所述封装衬底的第二表面，包括一个或多个切槽感应器，且其上具有第二多MIM电容器层。
2. 根据权利要求1所述的半导体封装，其中所述MCI裸晶的所述一个或多个切槽感应器中的每个包括多个磁层，并且其中所述多个磁层中的所有磁层以规则图案进行切槽。
3. 根据权利要求1所述的半导体封装，其中所述MCI裸晶的所述一个或多个切槽感应器中的每个包括多个磁层，并且其中所述多个磁层中的所有磁层以不规则图案进行切槽。
4. 根据权利要求1所述的半导体封装，其中所述MCI裸晶的所述一个或多个切槽感应器中的每个包括多个磁层，并且其中所述多个磁层中仅一部分而不是全部的磁层被进行切槽。
5. 根据权利要求1所述的半导体封装，其中所述一个或多个切槽感应器、所述第一多MIM电容器层以及所述第二多MIM电容器层形成集成电压调节器的用于所述半导体裸晶的一部分。
6. 根据权利要求1所述的半导体封装，其中所述半导体裸晶的所述第一多MIM电容器层靠近所述封装衬底的第一表面，以及所述半导体裸晶通过第一多接触来耦合到所述封装衬底。
7. 根据权利要求6所述的半导体封装，其中所述MCI裸晶的所述第二多MIM电容器层靠近所述封装衬底的第二表面，以及其中所述MCI裸晶通过第二多接触来耦合到所述封装衬底。
8. 根据权利要求7所述的半导体封装，其中所述第一和第二多触点通过所述封装衬底的互连进行电耦合。
9. 根据权利要求1所述的半导体封装，其中所述第一和第二表面在所述封装衬底的相反侧上。
10. 根据权利要求1所述的半导体封装，其中所述第一和第二表面在所述封装衬底的相同侧上。
11. 根据权利要求1所述的半导体封装，其中所述半导体裸晶和所述MCI裸晶两者都以倒装芯片的方式结合到所述封装衬底。
12. 根据权利要求1所述的半导体封装，其中所述封装衬底是内建非凹凸层（BBUL）衬底。
13. 根据权利...

【专利技术属性】
技术研发人员：AA埃尔谢比尼，KP奥布里恩，H布劳尼施，K巴拉思，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US