背栅极式非易失性内存单元制造技术

本发明专利技术涉及背栅极式非易失性内存单元，提出内存装置及其制作方法。内存装置包括衬底及形成于衬底之上的内存单元。内存单元包括单晶体管。单晶体管包括位于衬底之上作用为控制栅极的第一栅极，以及内嵌于衬底中作用为选择栅极的第二栅极。

【技术实现步骤摘要】
相关申请案交互参照这个申请案声称2013年3月15日所提出第61/786,609号美国临时申请案的优先权利益，其完整引用于本文中。
本专利技术是有关于内存装置。更特别的是，本专利技术是有关于包括背栅极式非易失性内存单元的内存装置及其制作方法。
技术介绍
随机存取内存(RAM)装置包括具有许多内存单元互连以存储信息的内存数组。通过对电荷存储材料使用硅氮化物而非多晶硅，如硅-氧化物-氮化物-氧化物-硅(“SONOS”)类型NVM单元的非易失性内存(“NVM”)单元得以与主流闪存区别开来。SONOS单元基本上形成自在晶体管栅极氧化物里有一小片硅氮化物的标准多晶硅N信道MOSFET晶体管。这片氮化物不导电，但包含大量能够保留静电荷的电荷捕捉点(charge trapping site)。氮化物层与周围晶体管电性隔离，但氮化物之上存储的电荷直接影响下面晶体管信道的导电性。当多晶硅控制栅极正偏压时，来自晶体管源极与漏极区的电子将穿过氧化物层并且遭补捉于硅氮化物中。这在漏极与源极之间导致能量障蔽，从而升高阈值电压。可通过在控制栅极之上施加负偏压而移除电子并且抹除单元。选择栅极可用于排除过度抹除单元干扰问题，然而，由于每个单一内存单元都需要建置2个晶体管，这将导致特征尺寸更大。为了容纳组件，将需要较大的芯片面积，这将依次导致更高的成本。另外，也希望达成其它效益，例如高迁移率及低随机掺杂扰动(“RDF”)等。经由前述说明，希望提供改良型且轻巧的NVM内存单元。也希望为形成此这样的NVM内存单元而提供简化方法。
技术实现思路
具体实施例基本上关于NVM装置。在一个具体实施例中，装置包括衬底及位于衬底之上的内存单元。内存单元包括单晶体管。单晶体管包括位于衬底之上作用为控制栅极的第一栅极，以及内嵌于衬底中作用为选择栅极的第二栅极。在另一个具体实施例中，用于形成内存装置的方法包括提供衬底。内存模块形成于衬底之上。本方法包括在衬底之上形成作用为控制栅极的第一栅极，以及在衬底中形成作用为选择栅极的第二栅极。在又一个具体实施例中，揭露用于形成装置的方法。本方法包括提供衬底以及在衬底之上形成内存模块。第一栅极形成于衬底之上作用为控制栅极，以及第二栅极形成于衬底中作用为选择栅极。透过参照底下说明及附图，本文所揭露具体实施例的这些及其它优点及特征都将变得显而易知。此外，要理解的是，本文所述各个具体实施例的特征不互斥，而是可在各个组合及排列中并存。附图说明在图式中，相称的参考字符基本上在不同视图涉及相同零件。还有，图式未必按照比例，而是基本上着重于描述本专利技术的原理。本发明的各个具体实施例是引用下列图式予以说明，其中：图1表示现有的双晶体管(2T)NVM单元；图2表示单晶体管(1T)薄SOI内存单元的一个具体实施例；图3表示薄SOI NVM单元的堆栈式栅极示意图；图4表示现有SONOS单元的堆栈式栅极示意图；图5表示现有SONOS单元的布局；图6表示薄SOI NVM单元布局的一个具体实施例；图7a至图7g表示用于形成装置的程序的一个具体实施例；图8a及图8b表示薄SOI NVM单元背栅极形成的一个具体实施例的不同视图；以及图9表示薄SOI NVM单元各个接端之上偏压条件的表格。具体实施方式具体实施例基本上关于NVM装置。例如，具体实施例基本上关于薄绝缘体上硅(SOI)背栅极式NVM装置或单元。NVM装置或单元可有各种类型，例如，包括浮动栅极类型、金属-氮化物-氧化物-硅(MNOS)类型、硅-氮化物-氧化物-硅(SNOS)类型、金属-氧化物-氮化物-氧化物-硅(MONOS)类型、硅-氧化物-氮化物-氧化物-硅(SONOS)类型或TaN铝氧化物氮化物氧化物硅(“TANOS”)类型。其它合适的NVM或内存装置类型也可有作用。可将此类NVM装置加入电子产品或设备内，如电话、计算机、移动智能产品等。图1表示现有的2T NVM单元100。如图所示，单元100具有作用为控制内存单元102以供存储内存信息的第一或内存晶体管、以及用于排除衬底104之上所形成过度抹除单元扰动问题的第二或选择晶体管108。假定单元100对每个单一内存单元都建置两个晶体管；这将导致特征尺寸更大，从而需要较大的芯片面积以容纳组件。图2表示单晶体管(1T)NVM单元200的一个具体实施例。基于描述的目的，例如，1T NVM单元是表示为SONOS单元。要理解的是，1T NVM单元200可包括各种合适类型，包括但不局限于如上所述的浮动栅极类型、MNOS类型等。如图所示，单元200包括具有特征尺寸符合目前已知闪存比例化限制条件的第一或前栅极202。第一栅极202的作用可例如类似控制栅极。在一个具体实施例中，栅极202是建置在非常薄绝缘体上硅(SOI)之上，其具有背栅极阈值电压(“Vt”)控制，用以减轻过度抹除单元扰动问题，从而排除对现有选择栅极结构的需求，下文将细述。例如超陡次临界斜率与短信道控制、高迁移率及低RDF等其它效能效益，全都可经由NVM单元200的薄SOI构造予以实现。第一或前栅极202是布置于衬底201上方。衬底201例如为绝缘体上结晶(COI)衬底。例如，COI衬底为绝缘体上硅(SOI)衬底。其它如绝缘体上锗(GeOI)之类合适的COI衬底类型也可有作用。在一个具体实施例中，COI衬底包括绝缘体层，如顶部衬底或本体衬底212与底部或基础衬底204所合夹的埋置型氧化物(BOX)层210。至于SOI衬底，本体衬底212包括形成硅本体的硅。衬底可为P型衬底，但在其它具体实施例中，也可使用其它合适的衬底类型。图2表示一部分衬底，其经制备具有含装置的内存单元200的内存区205。了解的是，衬底可经制备具有其它类型区域（图未示）。例如，衬底可包括用于支撑其它类型逻辑电路的逻辑区。衬底也可包括供其它类型电路用的区域，视装置或IC类型而定。例如，逻辑区可包括供中间电压(IV)装置、低电压(LV)装置等用的分区。在一个具体实施例中，单元200包括内嵌于衬底201中的第二或背栅极208。在一个具体实施例中，第二或背栅极208是布置于基础衬底204上方及内部。供第二极性掺杂背栅极控制层208用的第一极性带部或井部206也可予以布置在基础衬底204上方及内部以供隔离背栅极控制208。例如，第一极性可为n型而第二极性可为p型，形成供P+本文档来自技高网...

【技术保护点】
一种内存装置，其包含：衬底；以及布置于该衬底之上的内存单元，其中该内存单元包含单晶体管，该单晶体管包括布置于该衬底之上作用为控制栅极的第一栅极、以及嵌入于该衬底中作用为选择栅极的第二栅极。

【技术特征摘要】
2013.03.15 US 61/786,609;2013.12.31 US 14/144,5541.一种内存装置，其包含：
衬底；以及
布置于该衬底之上的内存单元，其中该内存单元包含单晶体管，
该单晶体管包括布置于该衬底之上作用为控制栅极的第一栅极、以及
嵌入于该衬底中作用为选择栅极的第二栅极。
2.根据权利要求1所述的内存装置，其中该第二栅极对该第一栅
极为背栅极。
3.根据权利要求1所述的内存装置，其中该衬底为包括绝缘体层
的绝缘体上结晶(COI)衬底，其中该绝缘体层包含由顶部或本体衬底与
底部或基础衬底合夹的埋置型氧化物(BOX)层。
4.根据权利要求3所述的内存装置，其中该本体衬底包含硅，从
而形成硅本体。
5.根据权利要求4所述的内存装置，其中嵌入于该衬底中的该第
二栅极是布置于该底部/基础衬底上方及内部。
6.根据权利要求5所述的内存装置，其中第一极性带部/井部是布
置于该底部/基础衬底上方及内部，用以隔离第二极性掺杂背栅极控制
层。
7.根据权利要求3所述的内存装置，其中该本体衬底的厚度小于
约30纳米，以及该埋置型氧化物层的厚度小于约5纳米。
8.根据权利要求7所述的内存装置，其中该埋置型氧化物层及背
栅极控制层充当该第二栅极以控制该内存装置阈值电压。
9.根据权利要求8所述的内存装置，其中该第一栅极包括第一栅
极电极及第一栅极电介质，其中该第一栅极电介质包含电介质堆栈，
该电介质堆栈包括电荷捕捉层。
10.一种用于形成内存装置的方法，其包含：
...

【专利技术属性】
技术研发人员：林启荣，陈健民，郭克文，
申请(专利权)人：新加坡商格罗方德半导体私人有限公司，
类型：发明
国别省市：新加坡;SG