源极和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺制造技术

本发明专利技术公开了一种形成场效应晶体管（FET）的源极/漏极区的机制以及源级和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺，在S/D区的外延形成过程中，将Cl2用作蚀刻剂。该机制包括使用非对称循环沉积和蚀刻（ACDE）工艺来形成准备层，使得后续具有晶体管掺杂物的外延层能够外延生长。该机制还包括用含掺杂物的前体来浸泡衬底的表面以在S/D区的外延生长过程中，能够充分吸收晶体管掺杂物。通过将Cl2用作蚀刻剂，该机制也使得S/D区域的外延生长具有高生产力。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2013年3月13日提交的标题为“CVD Epitaxy Technique and Device”的美国临时专利申请第61/780,520号（代理卷号:TSM13-0119P）的优先权，其内容结合于此作为参考。本申请涉及2012年6月11日提交的标题为“EPITAXIAL FORMATION OF SOURCE AND DRAIN REGIONS”的美国申请第13/493,626号（代理卷号TSM2011-1479）。本申请还涉及2013年1月11日提交的标题为“Epitaxial Formation Mechanisms of Source and Drain Regions”的美国申请第13/739,781号（代理卷号:TSM2012-1014）。本申请还涉及2013年3月13日提交的标题为“Mechanisms for Doping Lightly-Doped-Drain(LDD)Regions of FinFET Devices”的美国专利申请第61/780,784号（代理卷号:TSM2012-1386P）。上述申请的全部内容结合于此作为参考。
本申请总的来说涉及半导体器件领域，更具体地，涉及集成电路及其制造方法。
技术介绍
半导体集成电路（IC）产业已经历了快速的增长。IC材料和设计的技术进步已经产生了数代IC，每一代IC都比上一代IC具有更小和更复杂的电路。然而，这些进步增加了加工和制造IC的复杂度，同时，为了实现这些进步，需要在IC加工和制造方面有类似的发展。在IC的发展过程中，在几何尺寸（即，使用制造工艺可生产的最小部件（或线））缩小的同时，功能密度（即，每一芯片面积上互连器件的个数）通常增大。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小工艺也产生相对较高的功耗值，其可以通过使用诸如互补金属氧化物（CMOS）器件的低功耗器件来解决。
技术实现思路
根据本专利技术的一个方面，提供了一种形成集成电路的方法，包括：在衬底上方形成多个栅极结构；去除部分衬底以形成与相应的多个栅极结构相邻的凹槽；以及在凹槽中沉积外延含硅层，其中，沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺，ACDE工艺将Cl2用作蚀刻剂，ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i），第一CDE单位循环与后续的CDE单位循环不同，并且重复数次后续的CDE单位循环直至达到最终的厚度。优选地，第一CDE单位循环形成掺碳的含硅层。优选地，掺碳的含硅层的厚度范围在约1nm至约5nm之间。优选地，在第一CDE单位循环之后实施的后续的CDE单位循环开始于以含晶体管掺杂物的前体浸透衬底的表面的工艺。优选地，CDE-1和CDE-i工艺均包括循环沉积和蚀刻（CDE）工艺，并且在蚀刻工艺中使用Cl2。优选地，CDE工艺的蚀刻操作的持续时间的范围在约1秒至约5秒之间。优选地，在沉积工艺操作之后，外延含硅层包括多层，多层中的至少一层不同于多层中的至少另一层。优选地，该方法还包括:实施热退火，在热退火之后，外延含硅层基本是均匀的。优选地，热退火选自快速热处理（RTP）退火、尖峰退火、毫秒级退火、激光退火或它们的组合中的一种。优选地，外延含硅层包括作为掺杂物的碳和磷，碳的浓度等于或大于约1.2原子百分比，磷的浓度范围在约1E20atoms/cm3至约7E20atoms/cm3之间。优选地，外延含硅层的电阻率等于或小于约0.6mΩcm。优选地，ACDE工艺是等温和等压的。优选地，蚀刻工艺不使用GeH4。优选地，在ACDE工艺过程中，衬底的转速的范围在约50RPM至约120RPM之间。优选地，该方法还包括：通过实施选择性外延生长（SEG）来沉积另一个外延含硅层，SEG包括同时沉积和蚀刻。优选地，蚀刻气体与沉积气体的比率范围在约0.03至约0.1之间。根据本专利技术的另一方面，提供了一种形成集成电路的方法，包括：在衬底上方形成多个栅极结构；去除部分衬底以形成与多个栅极结构相邻的凹槽；在凹槽中沉积外延含硅层，其中，沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺，ACDE工艺将Cl2用作蚀刻剂，ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i），第一CDE单位循环与后续的CDE单位循环不同，重复数次后续的CDE单位循环直至达到最终的厚度；以及通过实施选择性外延生长（SEG）工艺来沉积另一个外延含硅层，SEG工艺包括同时沉积和蚀刻，蚀刻气体与沉积气体的比率范围在约0.03至约0.1之间。优选地，在等温和等压条件下，实施ACDE工艺和SEG工艺。优选地，该方法还包括：在ACDE工艺之后并且在实施SEG工艺之前，实施蚀刻工艺，在ACDE工艺过程中，衬底的转速范围在约50RPM至约120RPM之间。根据本专利技术的又一方面，提供了一种集成电路，包括：栅极结构，位于衬底上方；以及含硅材料结构，位于与栅极结构相邻的凹槽的上方，含硅材料结构包括外延层，外延层具有等于或小于约0.6mΩcm的电阻率，并且外延层掺有碳和磷，碳的浓度等于或大于约1.2原子百分比，并且磷的浓度范围在约1E20atoms/cm3至约7E20atoms/cm3之间。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术。应该强调的是，根据工业的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的数目和尺寸可以被任意增大或缩小。图1是根据一些实施例的示出形成集成电路的方法的流程图；图2A至图2E是根据一些实施例的集成电路处于各个制造阶段的截面图；图3是根据一些实施例的在工艺室中的CDE（循环沉积/蚀刻）工艺的工序；图4A示出了根据一些实施例的非对称CDE（ACDE）工艺的示意图；图4B示出了根据一些实施例的图4A的ACDE工艺中的第一部分的示意图；图4C示出了根据一些实施例的图4A的ACDE工艺中的循环部分的示意图；图5A至图5E示出了根据一些实施例的形成外延材料的顺序工艺流程的截面图；图6A示出了根据一些实施例的用于实施上述非对称循环沉积/蚀刻（ACDE）工艺的工艺室的侧视示意图；图6B是根据一些实施例的图6A的工艺室的俯视本文档来自技高网...

【技术保护点】
一种形成集成电路的方法，所述方法包括：在衬底上方形成多个栅极结构；去除部分所述衬底以形成与相应的所述多个栅极结构相邻的凹槽；以及在所述凹槽中沉积外延含硅层，其中，沉积所述外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺，所述ACDE工艺将Cl2用作蚀刻剂，所述ACDE工艺包括第一CDE单位循环（CDE‑1）工艺和后续的CDE单位循环（CDE‑i），所述第一CDE单位循环与所述后续的CDE单位循环不同，并且重复数次所述后续的CDE单位循环直至达到最终的厚度。

【技术特征摘要】
2013.03.13 US 61/780,520;2013.05.23 US 13/901,4061.一种形成集成电路的方法，所述方法包括：
在衬底上方形成多个栅极结构；
去除部分所述衬底以形成与相应的所述多个栅极结构相邻的凹槽；以
及
在所述凹槽中沉积外延含硅层，其中，沉积所述外延含硅层使用非对
称循环沉积和蚀刻（ACDE）工艺，所述ACDE工艺将Cl2用作蚀刻剂，所
述ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位
循环（CDE-i），所述第一CDE单位循环与所述后续的CDE单位循环不同，
并且重复数次所述后续的CDE单位循环直至达到最终的厚度。
2.根据权利要求1所述的方法，其中，所述第一CDE单位循环形成
掺碳的含硅层。
3.根据权利要求2所述的方法，其中，所述掺碳的含硅层的厚度范围
在约1nm至约5nm之间。
4.根据权利要求1所述的方法，其中，在所述第一CDE单位循环之
后实施的所述后续的CDE单位循环开始于以含晶体管掺杂物的前体浸透
所述衬底的表面的工艺。
5.根据权利要求1所述的方法，其中，所述CDE-1和CDE-i工艺均
包括循环沉积和蚀刻（CDE）工艺，并且在蚀刻工艺中使用所述Cl2。
6.根据权利要求5所述的方法，其中，所述CDE工艺的蚀刻操作的
持续时间的范围在约1秒至约5秒之...

【专利技术属性】
技术研发人员：蔡俊雄，陈灿耀，柯建安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71