一种LDMOS ESD器件制造技术

本发明专利技术涉及集成电路的静电放电保护技术领域，尤其涉及一种LDMOS ESD器件。本发明专利技术的LDMOS ESD器件在源漏区的下方引入P+掺杂区，使得在LDMOS ESD器件获得更高的二次击穿电流。当ESD冲击发生时，寄生的晶体管作为主要静电放电器件，使得新型LDMOS ESD器件的单位面积静电放电电流增大，从而获得高的ESD保护水平。另外，本发明专利技术的LDMOS ESD器件的触发电压由LDMOS晶体管P+掺杂层的引入，实现了触发电压可调节。

【技术实现步骤摘要】
一种LDMOSESD器件
本专利技术涉及集成电路的静电放电保护
，尤其涉及一种LDMOSESD器件。
技术介绍
集成电路的静电放电(ElectrostaticDischarge，ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100～200纳秒，上升时间仅约0.1～10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。对于高压功率集成电路，横向双扩散金属-氧化物-半导体(LateralDoubleDiffusionMetal-Oxide-Semiconductor，LDMOS)晶体管由于能够承受较高的击穿电压被广泛选用为高压输入/输出管脚的保护器件。LDMOSESD器件是一种ESD保护器件。现有的LDMOSESD器件中，由于LDMOS晶体管漂移区的存在，在ESD脉冲到来之际可以将最大电场强度转移到N型漂移区和P型深阱区接触面位置处，漏区载流子在电场的加速下获得足够多的能量而发生雪崩倍增效应，大量电子空穴对的产生使得漏区电流急剧增加，同时LDMOS晶体管内部寄生的双极型晶体管开启，产生集电极到发射极的电流，并使维持雪崩击穿的电压降低，形成电压减小，电流增大的负阻回滞效应，直至器件达到热击穿烧毁。LDMOS的雪崩击穿电压不仅取决于N型漂移区和P型深阱区的掺杂浓度，还取决于N型漂移区的长度，N型漂移区可以起到很好的耐压作用，从而可以通过改变漂移区的长度来调节LDMOSESD器件的触发电压。但LDMOS晶体管内部寄生的双极型晶体管受到基区展宽效应的影响，发生雪崩击穿后会发产生较大的回滞，并且电流迅速上升，进入回滞点时，LDMOS晶体管迅速进入热击穿状态，无法继续进行静电放电。因此，现有的LDMOSESD器件单位面积静电放电电流较小，难以获得较高的ESD保护水平。
技术实现思路
为了增加单位面积静电放电电流，从而提高ESD的保护水平，本专利技术提供了一种LDMOSEDS器件。本专利技术LDMOSESD器件，包括阱区，所述阱区包括第一P型阱区、第二P型阱区和N型漂移区；所述第一P型阱区内形成有第一N+掺杂区，所述第二P型阱区内形成有第二N+掺杂区，所述N型漂移区内形成有第三N+掺杂区；在所述第一N+掺杂区和第二N+掺杂区下方分别形成有第一P+掺杂区和第二P+掺杂区；和/或，在所述第三N+掺杂区下方形成有第三P+掺杂区。所述第一P型阱区内形成有第一STI区，所述第二P型阱区内形成有第二STI区；所述第一STI区和第二STI区由氧化物的绝缘材料形成。所述第一N+掺杂区和第二N+掺杂区上方分别设有第一源电极和第二源电极；所述第三N+掺杂区上方设有漏电极。所述阱区上方设有栅区，所述栅区包括第一栅氧化区和第二栅氧化区；所述第一栅氧化区设于第一P型阱区和N型漂移区之间，所述第二栅氧化区设于第二P型阱区和N型漂移区之间。所述器件还包括衬底区和绝缘氧化层区，所述的绝缘氧化层区形成于衬底区之上，所述的阱区形成于绝缘氧化层之上。本专利技术所提供的LDMOSESD器件，在源区和/或漏区的N+掺杂区下引入P+掺杂区，这样就形成了纵向的可控硅整流器(SCR)结构和横向的双极结型晶体管结构，在静电冲击到来时，在强大的电场下漏区的N+掺杂区和P+掺杂区接触面处将首先发生雪崩击穿，产生的电子空穴对在电场下形成的电流将会从横向和纵向两条路径形成流向源区的电流，从而降低了LDMOSESD器件的开启电压，同时又提高了单位面积静电放电电流，从而获得高的ESD保护水平。附图说明通过参考附图会更加清楚的理解本专利技术的特征和优点，附图是示意性的而不应理解为对本专利技术进行任何限制，在附图中：图1是本专利技术一种实施例LDMOSESD器件的结构示意图；图2是现有技术与本专利技术实施例LDMOSESD器件的性能比较图。具体实施方式现结合附图和实施例对本专利技术技术方案作进一步详细阐述。本专利技术技术方案可有三种实施方式：第一种实施方式为：在所述第一N+掺杂区和第二N+掺杂区下方分别形成有第一P+掺杂区和第二P+掺杂区；第二种实施方式为：在所述第三N+掺杂区下方形成有第三P+掺杂区；第三种实施方式为第一种实施方式和第二种实施方式的组合，即在所述第一N+掺杂区和第二N+掺杂区下方分别形成有第一P+掺杂区和第二P+掺杂区以及在所述第三N+掺杂区下方形成有第三P+掺杂区。第一种和第二种任一种实施方式即可解决本专利技术所要解决的技术问题，采用第三种实施方式为最优实施方式，能够进一步提高单位面积静电放电电流以及获得更高的ESD保护水平。如图1所示为本专利技术第三种实施方式即最优实施方式，该实施例中LDMOSESD器件包括：P型硅衬底区200；在所述的P型硅衬底区200上形成绝缘氧化层区201，在绝缘氧化层201上形成P型深阱区202；在所述的P型深阱区202内部两端形成第一P型阱区203和第二P型阱区204，在中间位置形成N型漂移区205；在所述第一P型阱区203形成第一N+掺杂区208，第一P+掺杂区211形成于第一N+掺杂区208下方，第一STI区206形成于第一N+掺杂区208左侧；在所述第二P型阱区204形成第二N+掺杂区210，第二P+掺杂区213形成于第二N+掺杂区210下方，第二STI区207形成于第二N+掺杂区210右侧；在所述N型漂移区205形成第三N+掺杂区209，第三P+掺杂区212形成于第三N+掺杂区209下；第一栅氧化区包括第一栅极绝缘氧化层219和第一多晶硅栅区215，第一栅极绝缘氧化层219形成于所述深P型阱区202之上，并且分别与所述第一P型阱区203和所述N型漂移区205部分重叠，所述第一多晶硅栅区215形成于第一栅极绝缘氧化层219上；第二栅氧化区包括第二栅极绝缘氧化层220和第二多晶硅栅区217，第二栅极绝缘氧化层220形成于所述深P型阱区202之上，并且分别与所述第二P型阱区204和所述N型漂移区205部分重叠，所述第二多晶硅栅区217形成于第二栅极绝缘氧化层220上；所述多晶硅栅区215上设有栅电极221，多晶硅栅区217上设有栅电极222，所述源区第一N+掺杂区208上设有源电极214，所述源区第二N+掺杂区210上设有源电极218，所述漏区第三N+掺杂区209上设有漏电极216；所述栅电极221、222和源电极214、218均接地，所述漏电极216作为静电输入端VESD。本专利技术实施例中在源漏区的下方引入P+掺杂区，在现有LDMOSESD器件内部寄生的横向双极结型晶体管的基础上又引入了纵向SCR结构作为ESD电流的泄放通路，并且在ESD冲击到来时，在高电场的作用下，N+漏区和P+掺杂区接触面取代了原来的N型漂移区和P型深阱区接触面首先发生雪崩击穿，大量的电子空穴对产生，在漏极高电场的推动下形成了流向源极区的电流，由于N型漂移区和掺杂浓度的因素，使得新型LDMOSESD器件开启电压减小，在电流通路形成后，大量的载流子在电场的驱动下撞击N型漂移区和P型深阱区接触面，产生更多的非平衡载流子参与源漏区电流的流动，为了维持电流的大小，维持电压将低于开启电压，从而降低电场强度。而此时主要的电流泄放来自于寄生的SCR结构，故单位面积静电放电电流提本文档来自技高网...

【技术保护点】
一种LDMOS ESD器件，其特征在于，所述器件包括阱区，所述阱区包括第一P型阱区、第二P型阱区和N型漂移区；所述第一P型阱区内形成有第一N+掺杂区，所述第二P型阱区内形成有第二N+掺杂区，所述N型漂移区内形成有第三N+掺杂区；在所述第一N+掺杂区和第二N+掺杂区下方分别形成有第一P+掺杂区和第二P+掺杂区；和/或，在所述第三N+掺杂区下方形成有第三P+掺杂区。

【技术特征摘要】
1.一种LDMOSESD器件，其特征在于，所述器件包括阱区，所述阱区包括第一P型阱区、第二P型阱区和N型漂移区；所述第一P型阱区内形成有第一N+掺杂区，所述第二P型阱区内形成有第二N+掺杂区，所述N型漂移区内形成有第三N+掺杂区；在所述第一N+掺杂区和第二N+掺杂区下方分别形成有第一P+掺杂区和第二P+掺杂区；在所述第三N+掺杂区下方形成有第三P+掺杂区。2.根据权利要求1所述LDMOSESD器件，其特征在于，所述第一P型阱区内形成有第一STI区，所述第二P型阱区内形成有第二STI区；所述第一STI区和第二STI区由氧化物的绝缘材料形成。3...

【专利技术属性】
技术研发人员：王源，张立忠，陆光易，贾嵩，张钢刚，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11