用于降低访问延时的非易失性存储装置和相关方法制造方法及图纸

公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。

【技术实现步骤摘要】
本申请要求于2013年03月04日提交到韩国知识产权局的第10-2013-0023004号韩国专利申请的优先权，其主旨通过引用完整地包含于此。
本专利技术构思一般涉及一种包括可变电阻存储单元的非易失性存储装置和相关的操作方法。
技术介绍
一些内存装置使用可变电阻材料存储信息。这种装置可通常被称为可变电阻存储器装置。这种装置的示例包括相变随机存取存储器(PRAM)、电阻式RAM (RRAM)和磁性RAM(MRAM)。在典型的可变电阻存储装置中，通过将存储元件从与第一数据值(例如，“ I，，)对应的第一电阻状态(例如，低电阻)改变为与第二数据值(例如，“O”)对应的第二电阻状态(例如，高电阻)来存储信息。例如，在PRAM中，通过将电流施加到诸如硫族化物的相变材料以将其从相对高电阻的结晶状态(或“置位”状态)改变为相对低电阻的非结晶状态(或“复位”状态)(反之亦然)，来存储信息。在PRAM中，电流用于加热然后冷却相变材料，从而假设为置位状态或复位状态。在一些可变电阻存储器装置中，存储单元与其他组件(诸如寄存器、缓冲器或其他存储器)共享虚拟地址空间。存储单元相比于其他组件可具有不同的访问延时，因此读或写命令的时序可取决于相应的虚拟地址是否指定存储单元或其他组件。
技术实现思路
在本专利技术构思的一个实施例中，非易失性存储装置包括:存储器核，包括多个可变电阻存储单元；输入/输出(I/o)电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出(I/O)电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。在本专利技术构思的另一实施例中，操作非易失性存储装置的方法包括:依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息；解码第一数据包信号，在解码第一数据包信号时发起针对非易失性存储装置的存储器阵列的核存取操作，之后解码第二数据包信号；在解码第二数据包信号时选择性地继续或停止核存取操作。本专利技术构思的这些和其他实施例可通过降低核存取操作的访问延时来潜在地提高非易失性存储装置的性能。【附图说明】附图示出本专利技术构思的被选择的实施例。在附图中，相同的标号表示相同的特征:图1是根据本专利技术构思的实施例的非易失性存储装置的框图；图2是根据本专利技术构思的实施例的图1中的非易失性存储装置中的存储单元的电路图；图3是根据本专利技术构思的实施例的图1中所示的读取电路的电路图；图4是根据本专利技术构思的实施例的图1中所示的I/O电路的框图；图5是根据本专利技术构思的实施例的图4中所示的缓冲单元的框图；图6示出根据本专利技术构思的实施例的用于读取操作的第一数据包信号和第二数据包信号；图7是根据本专利技术构思的实施例的图4中所示的行地址缓冲(RAB)单元的框图；图8是根据本专利技术构思的实施例的图4中所示的数据输出缓冲(DOB)单元的框图；图9示出根据本专利技术构思的实施例的图4中所示的核读取开始信号发生器；图10是示出根据本专利技术构思的实施例的操作非易失性存储装置的方法的时序图；图11是示出根据本专利技术构思的实施例的操作非易失性存储装置的方法的时序图；图12是示出根据本专利技术构思的实施例的操作非易失性存储装置的方法的时序图；图13是示出根据本专利技术构思的实施例的操作非易失性存储装置的方法的时序图；图14是根据本专利技术构思的实施例的存储系统的框图；图15是根据本专利技术构思的实施例的存储系统的框图；图16是根据本专利技术构思的实施例的包括图15的存储系统的计算系统的框图。【具体实施方式】下面参照附图描述本专利技术构思的实施例。这些实施例被呈现为教导示例并且不应被解释为限制本专利技术构思的范围。在以下描述中，当一个特征被表示为“连接到”或“结合到”另一特征时，该特征可以直接连接或结合到另一特征，或者可以存在介于中间的特征。相反，当一个特征被表示为“直接连接到”或“直接结合到”另一特征时，不存在介于中间的特征。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。可使用术语第一、第二等来描述不同的特征，但是所描述的特征不应该受这些术语的限制。相反，这些术语仅是用来区分不同的特征。因此，例如，在不脱离本专利技术构思的教导的情况下，下面讨论的第一特征可被称作第二特征。指代术语及类似的指示物被解释为包括单数和复数两者，除非在这里另有指示或与上下文明显矛盾。诸如“组成”、“具有”、“包括”和“包含”的术语被解释为开放式的术语，除非另有注明。除非另有定义，否则这里使用的所有技术术语和科学术语具有与本专利技术所属领域的普通技术人员所通常理解的意思相同的意思。除非另有规定，否则这里所提供的任何和所有的示例或者术语的用途只是为了更好地阐明本专利技术构思，而不是对本专利技术构思的范围的限制。此外，除非表示相反，否则在通用字典中定义的所有术语应根据相关的上下文被解释，并不应以过于正式的含义来解释它们。如在这里使用的，术语“核存取操作”、“核读取操作”、“核写入操作”是指在存储器阵列或存储器核上执行的各种存储存取操作。相反，术语“重叠窗口存取操作”、“重叠窗口读取操作”、“重叠窗口写入操作”是指在与存储单元共享虚拟地址空间的组件上执行的各种存储器存取操作。换句话说，在本文中，术语“重叠窗口 ”是指映射到存储器的组件(例如，重叠窗口寄存器)，所述组件与存储器阵列或存储器核共享虚拟地址空间。将参照PRAM描述本专利技术构思的特定实施例，但本专利技术构思并不局限于PRAM装置。例如，还可将参照PRAM描述的特定构思应用于包括电阻材料的其他非易失性存储装置，诸如，例如，RRAM和FRAM装置。此外，将参照核读取操作描述特定实施例，但本专利技术构思并不局限于这些操作类型。即，还可将专利技术构思应用于其他操作，包括例如核写入操作、核重写操作、核擦除操作等。图1是根据本专利技术构思的实施例的非易失性存储装置的框图，图2是根据本专利技术构思的实施例的图1中所示的非易失性存储装置中的存储单元的电路图。参照图1，非易失性存储装置I包括:1/0电路10、读取电路20和存储器阵列190(也被称作存储器核190)。存储器阵列190包括图2中所示的多个非易失性存储单元(MCs)。非易失性MCs存储使用电阻材料的数据。每个非易失性MCs包括:可变电阻电路，包括根据所存储的数据而具有不同的电阻值的相变材料；存取电路(AC)，控制流进AC的电流。AC可包括可被串联到RC的二极管、晶体管等。在图2中所示的实施例中，二极管被用作AC。相变材料通常包含:两种元素的化合物，诸如GaSb、InSb, InSe, Sb2Te3或GeTe ；三种元素的化合物，诸如GeSbTe, > GaSeTe, InSbTe、SnSb2Te4或InSbGe ;或者四种元素的化合物，诸如 AglnSbTe、(GeSn) SbTe、GeSb (SeTe)或 Te81Ge15Sb2S2。作为锗(Ge)、锑(Sb)和碲(Te)的化合物的GeSbTe通常被用作相变材料。I/O电路10依次接收共同提供用于执行单核读取操作的信息的第一数据包信号Pl和本文档来自技高网...

【技术保护点】
一种非易失性存储装置，所述装置包括：存储器核，包括多个可变电阻存储单元；输入/输出I/O电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出I/O电路还被构造为在解码第一数据包信号时发起核存取操作，并且在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。

【技术特征摘要】
2013.03.04 KR 10-2013-00230041.一种非易失性存储装置，所述装置包括: 存储器核，包括多个可变电阻存储单元； 输入/输出I/o电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出I/O电路还被构造为在解码第一数据包信号时发起核存取操作，并且在解码第二数据包信号时选择性地继续或停止核存取操作； 读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。2.根据权利要求1所述的非易失性存储装置，其中，所述核存取操作为非易失性存储装置的核读取操作。3.根据权利要求2所述的非易失性存储装置，其中，所述部分核存取操作为用于核读取操作的位线放电操作。4.根据权利要求2所述的非易失性存储装置，其中，第一数据包信号和第二数据包信号分别包括用于核读取操作的第一行地址和第二行地址。5.根据权利要求4所述的非易失性存储装置，其中，I/O电路基于第二行地址确定第一数据包信号和第二数据包信号是与核读取操作相应还是与非核读取操作相应。6.根据权利要求4所述的非易失性存储装置，其中，I/O电路在确定第一数据包信号和第二数据包信号与非核读取操作相应时停止核读取操作，并在确定第一数据包信号和第二数据包信号与核读取操作相应时继续核读取操作。7.根据权利要求4所述的非易失性存储装置，其中，第一行地址为第二行地址的上层地址。8.根据权利要求1所述的非易失性存储装置，其中，第一数据包信号包括命令。9.根据权利要求1所述的非易失性存储装置，其中，I/O电路包括存储有分区地址的多个地址缓冲器，并且第一数据包信号包括用于选择所述多个地址缓冲...

【专利技术属性】
技术研发人员：朴恩惠，郑会柱，权容震，权孝珍，李墉焌，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR