具有非对称源极/漏极结构的FinFET及其制造方法技术

本发明专利技术实施例为一种半导体器件、一种FinFET器件以及一种形成FinFET器件的方法。一种实施例为一种半导体器件，包括在衬底上方延伸的第一半导体鳍、在第一半导体鳍上的第一源极区以及在第一半导体鳍上的第一漏极区。第一源极区具有第一宽度并且第一漏极区具有与第一宽度不同的第二宽度。本发明专利技术还公开了一种具有非对称源极/漏极结构的FinFET及其制造方法。

【技术实现步骤摘要】
具有非对称源极/漏极结构的FinFET及其制造方法
本专利技术涉及半导体
，更具体地，涉及一种具有非对称源极/漏极结构的FinFET及其制造方法。
技术介绍
晶体管是现代集成电路的关键组件。为满足逐渐更快速度的要求，晶体管的驱动电流需要逐渐增大。由于晶体管的驱动电流与晶体管的栅极宽度成比例，因此优选具有更大宽度的晶体管。然而，栅极宽度的增加与减小半导体器件的尺寸的要求相冲突。因此开发出了鳍式场效应晶体管（FinFET）。FinFET的引入具有在不占用更多片上面积的情况下增加驱动电流的有利特点。然而，FinFET晶体管的小尺寸引起了在它们的制造和生产期间的各种问题。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体器件，包括：在衬底上方延伸的第一半导体鳍；位于所述第一半导体鳍上的第一源极区，所述第一源极区具有第一宽度；以及位于所述第一半导体鳍上的第一漏极区，所述第一漏极区具有不同于所述第一宽度的第二宽度。在可选实施例中，所述第一宽度大于所述第二宽度。在可选实施例中，所述第一宽度比所述第二宽度大大约1.2至大约5倍。在可选实施例中，所述半导体器件还包括：位于所述第一源极区上方并与所述第一源极区电连接的第一源极接触部，所述第一源极接触部具有第三宽度；以及，位于所述第一漏极区上方并与所述第一漏极区电连接的第一漏极接触部，所述第一漏极接触部具有不同于所述第三宽度的第四宽度。在可选实施例中，所述第三宽度比所述第四宽度大大约1.2至大约5倍。在可选实施例中，所述第一源极接触部和所述第一漏极接触部包括选自基本上由铝、铜、钨和它们的组合所组成的组中的材料。在可选实施例中，所述第一源极区和所述第一漏极区都包括外延层。在可选实施例中，所述半导体器件还包括位于所述第一半导体鳍上方的第一栅极，其中，所述第一栅极置于所述第一源极区和所述第二源极区之间。在可选实施例中，所述半导体器件还包括：在所述衬底上方延伸的第二半导体鳍，所述第二半导体鳍与所述第一半导体鳍平行；位于所述第二半导体鳍上的第二源极区，所述第二源极区具有所述第一宽度；位于所述第二半导体鳍上的第二漏极区，所述第二漏极区具有所述第二宽度；以及，位于所述第二半导体鳍上方的第二栅极，其中，所述第二栅极置于所述第二源极区和所述第二漏极区之间。在可选实施例中，所述半导体器件还包括：位于所述第二源极区上方并与所述第二源极区电连接的第二源极接触部，所述第二源极接触部具有第三宽度；以及，位于所述第二漏极区上方并与所述第二漏极区电连接的第二漏极接触部，所述第二漏极接触部具有大于所述第三宽度的第四宽度。根据本专利技术的另一方面，还提供了一种FinFET器件，包括：在衬底上方延伸的多个第一鳍；位于所述多个第一鳍上的第一源极区，所述第一源极区具有第一宽度；位于所述多个第一鳍上的第一漏极区，所述第一漏极区具有第二宽度；位于所述第一源极区上方并与所述第一源极区电连接的第一源极接触部，所述第一源极接触部具有第三宽度；以及位于所述第一漏极区上方并与所述第一漏极区电连接的第一漏极接触部，所述第一漏极接触部具有小于所述第三宽度的第四宽度。在可选实施例中，所述第三宽度比所述第四宽度大大约1.2至大约5倍。在可选实施例中，所述第一宽度比所述第二宽度大大约1.2至大约5倍。在可选实施例中，所述FinFET器件还包括：在所述衬底上方延伸的多个第二鳍，所述多个第二鳍与所述多个第一鳍平行；位于所述多个第二鳍上的第二源极区，所述第二源极区具有所述第一宽度；以及，位于所述多个第二鳍上的第二漏极区，所述第二漏极区具有所述第二宽度。在可选实施例中，所述FinFET器件还包括：位于所述第二源极区上方并与所述第二源极区电连接的第二源极接触部，所述第二源极接触部具有所述第三宽度；以及，位于所述第二漏极区上方并与所述第二漏极区电连接的第二漏极接触部，所述第二漏极接触部具有所述第四宽度。在可选实施例中，所述FinFET器件还包括：位于所述多个第一鳍上方的第一栅极，其中，所述第一栅极置于所述第一源极区和所述第一漏极区之间；以及，位于所述多个第二鳍上方的第二栅极，其中，所述第二栅极置于所述第二源极区和所述第二漏极区之间。在可选实施例中，所述FinFET器件还包括：位于所述多个第一鳍上方的第一栅极，其中，所述第一栅极置于所述第一源极区和所述第一漏极区之间；位于所述多个第一鳍上的第三源极区，所述第三源极区具有所述第一宽度；位于所述多个第一鳍上方的第三栅极，其中，所述第三栅极置于所述第一漏极区和所述第三源极区之间；位于所述多个第一鳍上的第三漏极区，所述第三漏极区具有所述第二宽度；位于所述多个第一鳍上方的第四栅极，其中，所述第四栅极置于所述第三源极区和所述第三漏极区之间；位于所述多个第一鳍上的第四源极区，所述第四源极区具有所述第一宽度；以及，位于所述多个第一鳍上方的第五栅极，其中，所述第五栅极置于所述第三漏极区和所述第四源极区之间。根据本专利技术的又一方面，还提供了一种用于形成FinFET器件的方法，所述方法包括：在衬底上方形成第一半导体鳍；在所述第一半导体鳍上形成第一源极区，所述第一源极区具有第一宽度；在所述第一半导体鳍上形成第一漏极区，所述第一漏极区具有小于所述第一宽度的第二宽度；以及在所述第一半导体鳍上方形成第一栅极，所述第一栅极横向位于所述第一源极区和所述第一漏极区之间。在可选实施例中，形成所述第一源极区还包括在所述第一半导体鳍上外延生长所述第一源极区，并且形成所述第一漏极区还包括在所述第一半导体鳍上外延成长所述第一漏极区。在可选实施例中，所述方法还包括：形成位于所述第一源极区上方并与所述第一源极区电连接的第一源极接触部，所述第一源极接触部具有第三宽度；以及，形成位于所述第一漏极区上方并与所述第一漏极区电连接的第一漏极接触部，所述第一漏极接触部具有第四宽度，其中，所述第三宽度比所述第四宽度大大约1.2至大约5倍。附图说明为更完整的理解本专利技术实施例及其优点，现将结合附图所进行的以下描述作为参考，其中：图1A和1B示出了根据实施例的FinFET器件的俯视图和横截面图；图2至图6B以俯视图和横截面视图示出了根据实施例的制造FinFET器件的多个阶段；图7以俯视图示出了根据另一实施例的FinFET器件；以及图8示出了根据实施例的用于制造FinFET器件的方法流程图。具体实施方式现详细说明随附图示出的实施例。只要可能，附图和说明书中使用相同的附图标记以指代相同或相似的部分。在附图中，为了清楚和简明的目的，可能增大形状和厚度。说明书将特别指向形成根据本专利技术的方法和装置部分的元件，或与根据本专利技术的方法和设备直接相配合的元件。可以理解，没有特别示出或描述的元件可采用本领域技术人员熟知的多种形式。一旦知晓本公开内容，对本领域技术人员来讲，许多替代选择和修改将变得明显。本说明书中提及的“一个实施例”或“实施例”意味着所描述的与该实施例相关的特定的特征、结构或特性被包括在至少一个实施例中。因此，整个说明书中多处出现的“在一个实施例中”或“在实施例中”并不必须都指代相同的实施例。此外，特定的特征、结构或特性可以任何适合的方式相结合在一个或多个实施例中。优选地，附图并非按比例绘制，而是仅做示例的目的。将针对特殊环境描述实施例本文档来自技高网...

【技术保护点】
一种半导体器件，包括：在衬底上方延伸的第一半导体鳍；位于所述第一半导体鳍上的第一源极区，所述第一源极区具有第一宽度；以及位于所述第一半导体鳍上的第一漏极区，所述第一漏极区具有不同于所述第一宽度的第二宽度。

【技术特征摘要】
2013.03.08 US 13/790,8141.一种半导体器件，包括：在衬底上方延伸的第一半导体鳍；位于所述第一半导体鳍上的第一源极区，所述第一源极区具有第一宽度；以及位于所述第一半导体鳍上的第一漏极区，所述第一漏极区具有不同于所述第一宽度的第二宽度；第一栅极，位于所述第一半导体鳍上，其中，所述第一栅极置于所述第一源极区和所述第一漏极区之间；第一伪栅极，位于所述第一半导体鳍上，其中，所述第一伪栅极位于所述第一半导体鳍的邻近所述第一源极区的第一端处；第二伪栅极，位于所述第一半导体鳍上，所述第二伪栅极位于所述第一半导体鳍的邻近所述第一漏极区的第二端处，所述第一半导体鳍的所第二端与所述第一端相对。2.根据权利要求1所述的半导体器件，其中，所述第一宽度大于所述第二宽度。3.根据权利要求1所述的半导体器件，其中，所述第一宽度比所述第二宽度大1.2至5倍。4.根据权利要求1所述的半导体器件，还包括：位于所述第一源极区上方并与所述第一源极区电连接的第一源极接触部，所述第一源极接触部具有第三宽度；以及位于所述第一漏极区上方并与所述第一漏极区电连接的第一漏极接触部，所述第一漏极接触部具有不同于所述第三宽度的第四宽度。5.根据权利要求4所述的半导体器件，其中，所述第三宽度比所述第四宽度大1.2至5倍。6.根据权利要求4所述的半导体器件，其中，所述第一源极接触部和所述第一漏极接触部包括选自由铝、铜、钨和它们的组合所组成的组中的材料。7.根据权利要求1所述的半导体器件，其中，所述第一源极区和所述第一漏极区都包括外延层。8.根据权利要求1所述的半导体器件，还包括：在所述衬底上方延伸的第二半导体鳍，所述第二半导体鳍与所述第一半导体鳍平行；位于所述第二半导体鳍上的第二源极区，所述第二源极区具有所述第一宽度；位于所述第二半导体鳍上的第二漏极区，所述第二漏极区具有所述第二宽度；以及位于所述第二半导体鳍上方的第二栅极，其中，所述第二栅极置于所述第二源极区和所述第二漏极区之间。9.根据权利要求8所述的半导体器件，还包括：位于所述第二源极区上方并与所述第二源极区电连接的第二源极接触部，所述第二源极接触部具有第三宽度；以及位于所述第二漏极区上方并与所述第二漏极区电连接的第二漏极接触部，所述第二漏极接触部具有大于所述第三宽度的第四宽度。10.一种FinFET器件，包括：在衬底上方延伸的多个第一鳍；位于所述多个第一鳍上的第一源极区，所述第一源极区具有第一宽度；位于所述多个第一鳍上的第一漏极区，所述第一漏极区具有第二宽度；位于所述第一源极区上方并与所述第一源极区电连接的第一源极接触部，所述第一源极接触部具有第三宽度；以及位于所述第一漏极区上方并与所述第一漏极区电连接的第一漏极接触部，所述第一漏极接触部具有小于所述第三宽度的第四宽度；第一伪栅极，位于所述多个第一鳍上的第一端处；以及第二伪栅极，位于所述多个第一鳍上的第二端处，所述第二端与所述第一端相对。11.根据权利要求10所述的FinFET器件，其中，所述第三宽...

【专利技术属性】
技术研发人员：曾祥仁，江庭玮，陈威宇，杨国男，宋明相，郭大鹏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71