用于执行掩码位压缩的系统、装置以及方法制造方法及图纸

描述了用于响应于包括源写掩码寄存器操作数、目的地写掩码寄存器操作数以及操作码的单个掩码位压缩指令在计算机处理器中执行掩码位压缩的系统、装置以及方法的各实施例。

【技术实现步骤摘要】
【国外来华专利技术】用于执行掩码位压缩的系统、装置以及方法专利
本专利技术的领域一般涉及计算机处理器体系结构，更具体而言，涉及当执行时导致特定结果的指令。背景指令集，或指令集体系结构(ISA)是涉及编程的计算机体系结构的一部分，并可以包括本机数据类型、指令、寄存器体系结构、寻址模式、存储器体系结构、中断和异常处理以及外部输入和输出(I/O)。在本文中术语指令一般指宏指令——即被提供给处理器(或指令转换器，该指令转换器(例如使用静态二进制翻译、包括动态编译的动态二进制翻译)翻译、变形、仿真、或以其他方式将指令转换成要由处理器处理的一个或多个指令))以用于执行的指令——而不是微指令或微操作(micro-op)——它们是处理器的解码器解码宏指令的结果。ISA与微体系结构不同，微体系结构是实现指令集的处理器的内部设计。带有不同的微体系结构的处理器可以共享共同的指令集。例如，奔腾四(Pentium4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(AdvancedMicroDevices,Inc.)的诸多处理器实现几乎相同版本的x86指令集(在较新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器体系结构在不同的微体系结构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表RAT、重排序缓冲器ROB、以及隐退寄存器文件；使用多映射和寄存器池)的一个或多个动态分配物理寄存器等。除非另作说明，短语寄存器体系结构、寄存器文件，以及寄存器在本文中被用来指代对软件/程序员可见的东西以及指令指定寄存器的方式。在需要特殊性的情况下，形容词逻辑、体系结构、或软件可见的将用于表示寄存器体系结构中的寄存器/文件，而不同的形容词将用于指定给定微型体系结构中的寄存器(例如，物理寄存器、重新排序缓冲器、隐退寄存器、寄存器池)。指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作数等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同的次序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为令给定字段被不同地解释。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括指定该操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的指令格式，并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。科学、金融、自动向量化的通用，RMS(识别、挖掘以及合成)，以及可视和多媒体应用程序(例如，2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器对多个数据项执行操作的指令类型。SIMD技术特别适于能够在逻辑上将寄存器中的位分割为若干个固定尺寸的数据元素的处理器，每一个元素都表示单独的值。例如，256位寄存器中的位可以被指定为要在四个单独的64位打包的数据元素(四字(Q)尺寸的数据元素)、八个单独的32位打包的数据元素(双字(D)尺寸的数据元素)、十六单独的16位打包的数据元素(一字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素)上操作的源操作数。这种类型的数据被称为打包的数据类型或向量数据类型，这种数据类型的操作数被称为打包的数据操作数或向量操作数。换句话说，打包数据项或向量指的是打包数据元素的序列，并且打包数据操作数或向量操作数是SIMD指令(也称为打包数据指令或向量指令)的源操作数或目的地操作数。作为示例，一种类型的SIMD指令指定要以垂直方式对两个源向量操作数执行的单个向量运算，以利用相同数量的数据元素，以相同数据元素顺序，生成相同尺寸的目的地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素，而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数是相同尺寸，并包含相同宽度的数据元素，如此，它们包含相同数量的数据元素。两个源向量操作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素；即，每个源操作数的数据元素位置0中的数据元素相对应，每个源操作数的数据元素位置1中的数据元素相对应，以此类推)。由该SIMD指令所指定的操作分别地对这些源数据元素对中的每一对执行，以生成匹配的数量的结果数据元素，如此，每一对源数据元素都具有对应的结果数据元素。由于操作是垂直的并且由于结果向量操作数尺寸相同，具有相同数量的数据元素，并且结果数据元素与源向量操作数以相同数据元素顺序被存储，因此，结果数据元素处于结果向量操作数中与它们的对应的源数据元素对在源向量操作数中相同的位位置。除此示例性类型的SIMD指令之外，还有各种其他类型的SIMD指令(例如，只有一个或具有两个以上的源向量操作数的、以水平方式操作的、生成不同尺寸的结果向量操作数的、具有不同尺寸的数据元素的、和/或具有不同的数据元素顺序的)。应该理解，术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的操作的直接结果，包括将该目的地操作数存储在某一位置(寄存器或在由该指令所指定的存储器地址)，以便它可以作为源操作数由另一指令访问(由另一指令指定该同一个位置)。诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指令的指令集的CoreTM处理器使用的技术之类的SIMD技术，在应用程序性能方面实现了大大的改善。已经发布和/或公布了被称为高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的附加SIMD扩展集(例如，参见2011年10月的64和IA-32体系结构软件开发手册，并且参见2011年6月的高级向量扩展编程参考)。附图简述本专利技术是作为示例说明的，而不仅限制于各个附图的图形，在附图中，类似的参考编号表示类似的元件，其中：图1(A)例示了用于KCOMPRESS的示例性指令的操作的示例性例示。图1(B)例示了用于KCOMPRESS的示例性指令的操作的另一示例性例示。图2以VEX格式示出了这一指令的格式的更详细实施例。图3示出处理器中KCOMPRESS指令的使用的实施例。图4(A)示出使用加法来处理KCOMPRESS指令的方法的实施例。图5示出了这一指令的示例性伪码版本。图6示出根据本专利技术的一个实施例的一个有效位向量写掩码元素的数量和向量尺寸和数据元素尺寸之间的相关性。图7A例示了示例性AVX指令格式。图7B示出来自图7A的哪些字段构成完整操作码字段和基础操作字段。图7C示出来自图7A的哪些字段构成寄存器索引字段。图8是根据本专利技术的一个实施例的寄存器体系结构的框图。图9A是示出根据本专利技术的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发出/执行本文档来自技高网...

【技术保护点】
一种响应于包括源写掩码寄存器操作数、目的地写掩码寄存器操作数以及操作码的单个掩码位压缩指令在计算机处理器中执行掩码位压缩的方法，所述方法包括以下步骤：执行所述掩码位压缩指令以确定所述源写掩码寄存器的哪些写掩码位要被写入所述目的地写掩码寄存器的各最低有效位位置，其中所述源和目的地写掩码寄存器的每一个位是写掩码位；以及将所确定的写掩码位储存到所述目的地写掩码寄存器的各最低有效位位置中。

【技术特征摘要】
【国外来华专利技术】1.一种响应于包括源寄存器操作数、目的地寄存器操作数以及操作码的单个掩码位压缩指令在计算机处理器中执行掩码位压缩的方法，所述方法包括以下步骤：解码所述单个掩码位压缩指令；执行经解码的所述单个掩码位压缩指令以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置，其中所述源和目的地寄存器的每一个位是写掩码位，以及将所确定的写掩码位连续地储存到所述目的地寄存器的各最低有效位位置中。2.如权利要求1所述的方法，其特征在于，所述源和目的地寄存器是每一个都具有16个写掩码的16位寄存器。3.如权利要求1所述的方法，其特征在于，所述源和目的地寄存器是每一个都具有64个写掩码的64位寄存器。4.如权利要求1所述的方法，其特征在于，所述操作码设置为了确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置而要评估的所述源寄存器的写掩码位数量。5.如权利要求4所述的方法，其特征在于，要评估所述源寄存器的所有写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。6.如权利要求5所述的方法，其特征在于，只要评估所述源寄存器的8个最低有效写掩码位以确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置。7.如权利要求1所述的方法，其特征在于，还包括：在确定所述源寄存器的哪些写掩码位要被写入所述目的地寄存器的各最低有效位位置之前，将所有所述目的地写掩码位设为0。8.如权利要求1所述的方法，其特征在于，所述执行和储存步骤还包括：确定所述源寄存器的最低有效位位置是否是1；在所述源寄存器的所述最低有效位位置是1时，将1写入所述目的地寄存器的其中尚未储存1的最低有效位位置；以及在所述源寄存器的所述最低有效位位置是0时，在所述源寄存器的最低有效位位置是0时确定所述源寄存器的次最低有效位位置是否是1。9.一种指令处理装置，包括：解码单元，被配置为用于接收和解码掩码位压缩指令，该掩码位压缩指令的格式指定单个寄存器作为它唯一的源寄存器操作数，指定单个寄存器作为它的目的地寄存器操作数，并且包括操作码；以及执行单元，其与所述解码单元耦合，并被配置为响应于经解码的单个掩码位压缩指令执行掩码位压缩，使得所述源寄存器操作数的写掩码位中的至少一些被写入所述目的地寄存器操作数的写掩码寄存器的连续的一个...

【专利技术属性】
技术研发人员：B·L·托尔，R·凡伦天，J·考博尔圣阿德里安，E·乌尔德阿迈德瓦尔，M·J·查尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US