数据储存装置与其中快闪存储器的控制方法。该方法包括：将快闪存储器的多个区块划分由多个存取通道作存取；于一随机存取存储器中规划至少一套高速缓存空间，所述一套高速缓存空间针对上述多个存取通道分别提供写入数据的占存空间；令一主机下达的写入数据分散对应上述多个存取通道；以及，于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
【技术实现步骤摘要】
【专利摘要】数据储存装置与其中快闪存储器的控制方法。该方法包括：将快闪存储器的多个区块划分由多个存取通道作存取；于一随机存取存储器中规划至少一套高速缓存空间，所述一套高速缓存空间针对上述多个存取通道分别提供写入数据的占存空间；令一主机下达的写入数据分散对应上述多个存取通道；以及，于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。【专利说明】
本专利技术有关于以快闪存储器实现的一种数据储存装置、以及快闪存储器的控制方法。
技术介绍
现今数据储存装置常以快闪存储器(FLASH memory)为储存媒体。以与非门型的快闪存储器(即NAND FLASH)为例，常用作记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬盘(SSD)…等产品。另外有一种应用是用多芯片封装、将NANDFLASH芯片与控制芯片包成一颗芯片一称为嵌入式快闪存储器模块(eMMC)。快闪存储器不只应用广泛，其容量更随着工艺技术发展显著提升。然而，愈来愈庞大的存储器容量使得快闪存储器的控制方式更加显著影响快闪存储器的运作效能。
技术实现思路
本专利技术揭露一种以快闪存储器实现的数据储存装置，并且揭露一快闪存储器的控制方法。根据一种实施方式所实现的一数据储存装置包括:一快闪存储器以及一控制器。该快闪存储器具有多个区块、且各区块具有多个页。该等区块划分由多个存取通道作存取。该控制器耦接该快闪存储器，且包括:一运算单元、一只读存储器以及一随机存取存储器。该只读存储器所载程序由该运算单元执行，作为该数据储存装置的固件。该随机存取存储器在执行该固件的该运算单元规划下供应至少一套高速缓存空间。各套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间。该运算单元令一主机下达的写入数据分散对应上述多个存取通道，再于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。根据本专利技术另一种实施方式，快闪存储器的控制方法包括:将一,决闪存储器的多个区块划分由多个存取通道作存取；于一随机存取存储器中规划至少一套高速缓存空间，各套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间；令一主机下达的写入数据分散对应上述多个存取通道，以及，于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。下文特举实施例，并配合所附附图，详细说明本
技术实现思路
。【专利附图】【附图说明】图1图解根据本专利技术一种实施方式所实现的一数据储存装置102，其与一主机104沟通；图2更图解所揭露的数据整并操作；图3依照时序描述第一套高速缓存空间Cache 1_CE1、Cache 1_CE2…Cache 1_CEN以及第二套高速缓存空间Cache2_CEl、Cache2_CE2...Cache2_CEN的使用方式；图4图解各存取通道CEl…CEN的写入区间；图5以流程图方式图解一快闪存储器写入操作，其中规划有多套高速缓存空间；图6依照时序描述单一套高速缓存空间Cache 1_CE1、Cache 1_CE2…Cache 1_CEN的使用方式；以及 图7以流程图方式图解一快闪存储器写入操作，其中仅规划单套高速缓存空间。【具体实施方式】以下叙述列举本专利技术的多种实施例。以下叙述介绍本专利技术的基本概念，且并非意图限制本
技术实现思路
。实际专利技术范围应依照权利要求书界定之。图1图解根据本专利技术一种实施方式所实现的一数据储存装置102，其与一主机104沟通。数据储存装置102包括:一快闪存储器(FLASH memory) 106以及一控制器108。此段落讨论快闪存储器106的设计。为了同时处理一个以上的操作指令，快闪存储器106采用多存取通道技术，其中，快闪存储器106的多个区块(blocks)划分由多个存取通道作存取。如图中所示实施方式，快闪存储器106是以多个芯片CE1、CE2-CEN(涉及chip enabled技术)实现多存取通道。单一芯片对应单一存取通道，以下将该些存取通道相应该些芯片CEl、CE2…CEN作同样标号。各芯片提供有多个区块(blocks)。各区块具有多个页(pages，标号PAGE111~PAGE2NK所示即“页”)。尽管单一芯片同时段仅允许单一存取操作，但多芯片所形成的多存取通道设计使得快闪存储器106同时可应付多个存取操作。以下接着讨论控制器108的设计。控制器108耦接该快闪存储器106，且包括:一运算单元110、一只读存储器112以及一随机存取存储器114。只读存储器112所载程序由该运算单元110执行，作为该数据储存装置102的固件(firmware)。随机存取存储器114在执行该固件的该运算单元110规划下供应至少一套高速缓存空间(Cache Space，图中实施例图解两套高速缓存空间:第一套高速缓存空间Cachel_CEl、Cachel_CE2...Cachel_CEN ;以及第二套高速缓存空间Cache2_CEl、Cache2_CE2…Cache2_CEN)。各套高速缓存空间针对上述多个存取通道CE1、CE2…CEN分别提供一个“快闪存储器写入单位”的空间作数据整理。例如，第一套高速缓存空间针对芯片CE 1、CE2…CEN分别提供空间Cache 1_CE 1、Cache 1_CE2…Cache 1_CEN作数据整理，空间Cachel_CEl、Cachel_CE2...Cachel_CEN各自占据一个“快闪存储器写入单位”。或者，参考第二套高速缓存空间，其针对芯片CEl、CE2…CEN分别提供空间Cache2_CEl、Cache2_CE2...Cache2_CEN 作数据整理，空间 Cache2_CEl、Cache2_CE2...Cache2_CEN 各自占据一个“快闪存储器写入单位”。在一种实施方式中，“快闪存储器写入单位”为“写入页(super page)”，尺寸为K个“页(page)”，K为一数量值。“写入页(super page) ”设计使得K页的写入得以由单一写入指令实现，有效减少指令数量。至于所述高速缓存空间的使用，讨论如下。运算单元110令主机104下达的写入数据分散对应上述多个存取通道CE1、CE2…CEN，以对应暂存至一套上述高速缓存空间(例如，第一套高速缓存空间Cache 1_CE1、Cache 1_CE2…Cache 1_CEN)与读自该快闪存储器106的数据作整并。待上述各个存取通道CE1、CE2...CEN都有一个“快闪存储器写入单位”的数据完成整理后(即，第一套高速缓存空间Cachel_CEl、Cachel_CE2…Cachel_CEN写满后)，该运算单元110将整理完成的数据自上述第一套高速缓存空间Cache 1_CE1、Cache 1_CE2...Cachel_CEN依照所属的存取通道写入该快闪存储器106。特别是，复制第一套高速缓存空间Cache 1_CE1、Cache 1_CE2...Cache 1本文档来自技高网...
【技术保护点】
一种数据储存装置，包括：一快闪存储器，具有多个区块、且各区块具有多个页，所述多个区块划分由多个存取通道作存取；以及耦接该快闪存储器的一控制器，包括：一运算单元；一只读存储器，所载程序由该运算单元执行，作为该数据储存装置的固件；以及一随机存取存储器，在执行该固件的该运算单元规划下供应至少一套高速缓存空间，上述一套高速缓存空间针对上述多个存取通道分别提供写入数据的暂存空间；其中，该运算单元令一主机下达的写入数据分散对应上述多个存取通道，再于上述一套高速缓存空间中关于上述各个存取通道所对应的数据暂存空间均整理完成后，将整理完成的数据自该套高速缓存空间依照所属的存取通道写入该快闪存储器。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：郑张铠，柯冠宇，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71
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