数字荧光示波器随机采样扰相电路设计方法技术

本发明专利技术属电子测量仪器领域，本发明专利技术的数字荧光示波器随机采样扰相电路设计方法，包括如下步骤：（1）采用待测信号作为触发源，当信号电平上升超过上升沿触发电平或信号电平下降低于下降沿触发电平时，触发电路产生一个触发脉冲，该脉冲激活数据采集电路，并在采样时钟作用下进行一次采样，从而获得信号某一时刻的值；（2）由于采样时钟与信号是相互独立的，此相位差将是一个随机值，将采样值和此相位差值同时存储，按照相差大小顺序排列，在叠加次数足够大时，可以遍布所有可能的波形采样过程，从而重构目标信号的完整采样波形。实现时钟周期内任意位置的精确相位控制，非常适合时序微调应用，对设置和保持时序对准非常关键。

【技术实现步骤摘要】

本专利技术属电子测量仪器领域，尤其涉及一种数字荧光示波器随机采样扰相电路的实现方法。
技术介绍
在高速数据采集系统中，实时采样对信号的捕获能力受到了 A/D最高采样速率的限制。根据Nyquist采样定理，若输入信号最高频率为fs，则系统采样率fc必须满足波形重建的条件，即fc > 2fs，为满足实际采集系统的需要，一般应满足fc > 5fs。可见，随着输入信号频率的提高，对A/D转换器的要求也更加苛刻。随机采样系统通过对周期信号的多次采样，把在信号不同周期中采样得到的数据进行重新排序，实现重建的信号波形。工作于随机采样模式的高速数据采集系统，信号频率可以很高，而采样频率可以较低。随机采样技术实现的关键在于:每次采样时刻相对于触发点的延迟时间是随机的，即此延迟值在一个采样周期内均匀分布。但在实际的应用中可以发现，随着输入信号频率的提高，触发点与采样时刻之间的随机性减弱，直接导致完成一次等效采样时间增加，降低了数据采集系统的波形更新率。为此，通过对采样时钟人为加入扰动，使采样时刻相对于触发点的延迟趋于随机分布，可以提高波形更新率。
技术实现思路
本专利技术的技术效果能够克服上述缺陷，提供一种，其实现时钟周期内任意位置的精确相位控制。为实现上述目的，本专利技术采用如下技术方案:其包括如下步骤:(I)采用待测信号作为触发源，当信号电平上升超过上升沿触发电平或信号电平下降低于下降沿触发电平时，触发电路产生一个触发脉冲，该脉冲激活数据采集电路，并在采样时钟作用下进行一次采样，从而获得信号某一时刻的值，通过测量每次ADC采样序列起点与信号触发时刻的相位差，就能确定本次采样序列在信号波形中的位置；(2)由于采样时钟与信号是相互独立的，此相位差将是一个随机值，将采样值和此相位差值同时存储，按照相差大小顺序排列，在叠加次数足够大时，可以遍布所有可能的波形采样过程，从而重构目标信号的完整采样波形。由于采样时钟与信号是相互独立的，此相位差将是一个随机值，将采样值和此相位差值同时存储，按照相差大小顺序排列，在叠加次数η足够大时，可以遍布所有可能的波形采样过程，从而重构目标信号的完整采样波形，即等同于一个完整的波形采样。见附图2是不同采样时刻的波形根据相位差的大小顺序排放，组成完整波形过程。ADC采样序列与触发起始位置的相位差为一随机值，最小为0，最大为一个采样周期Τ。根据所需的等效采样率的不同，需对一个采样周期作不同精度的划分，只有落在不同划分区间内的采样数据序列方参与最终的排列，这样就可以保证最终组出的波形遍布到了一个周期的各部分。若所需等效采样率远高于采样频率时，例如ADC实时采样率为125MHz时，为了实现25GHz的等效采样率，必须将ADC —个采样周期(8ns)等分为200个区间，当所有区间均被遍布到时，方可组出一帧完整波形。在理想情况下，采样时钟可能位于信号的任一位置，即采样点与触发点之间的时间间隔(触发相位差)是一个随机值，这样波形叠加重组过程可以很快完成。但随着输入信号频率的提高，此相位差的随机性减弱，可能有相当一部分相位差值在很长时间内无法遍历到，其直接结果就是影响信号重组的更新率，导致整个数据采集系统反应迟缓，影响整体性能。为此，我们利用FPGA为ADC的采样时钟加入扰相模块。当触发电路产生触发脉冲，激活一轮采样过程后，采集的数据会根据各自相位差的不同，送入FPGA进行波形重组。在此处理过程中，若对采样时钟进行有规则的相移，将使得下一轮触发采集开始时，ADC采样序列起点与信号触发时刻的相位差有较大改变，从而增加采样点与触发点间相位差的随机性。对ADC采样时钟进行扰相有多种实现方法，如采用分立元件实现，但这种方法存在电路复杂、可靠性差等缺点。本专利技术利用FPGA器件的高度并行性特点，在对采集下的数据进行后续处理的过程中，实现了 ADC采样时钟的精细延时，具有电路简单、功能强、修改方便和可靠性高等优点。Virtex4系列FPGA是Xilinx公司的主流可编程逻辑器件，每片器件中有4?12个数字时钟管理器DCM (DigitalClockManager)，每个DCM均提供了时钟去歪斜、频率合成及移相，甚至动态重配置等应用范围广、功能强大的时钟管理功能。它利用延时锁定环DLL，消除时钟焊盘和内部时钟引脚间的摆动，同时它还提供多种时钟控制技术，实现时钟周期内任意位置的精确相位控制，非常适合时序微调应用，对设置和保持时序对准非常关键。【附图说明】图1为本专利技术的触发相位差与重组波形位置关系图；图2为本专利技术的随机采样波形重组过程图；图3为扰相电路工作流程图；图4为Dcm控制状态机；图5为Phase_Disturbence扰相模块仿真波形；图6为无扰相模块的触发相位差分布；图7为添加扰相模块后触发相位差分布。【具体实施方式】本专利技术的，包括如下步骤:[0021 ] (I)采用待测信号作为触发源，当信号电平上升超过上升沿触发电平或信号电平下降低于下降沿触发电平时，触发电路产生一个触发脉冲，该脉冲激活数据采集电路，并在采样时钟作用下进行一次采样，从而获得信号某一时刻的值，通过测量每次ADC采样序列起点与信号触发时刻的相位差，就能确定本次采样序列在信号波形中的位置；(2)由于采样时钟与信号是相互独立的，此相位差将是一个随机值，将采样值和此相位差值同时存储，按照相差大小顺序排列，在叠加次数足够大时，可以遍布所有可能的波形采样过程，从而重构目标信号的完整采样波形。ADC采样序列与触发起始位置的相位差为一随机值，最小为0，最大为一个采样周期T。扰相电路的输入输出控制信号如下:clk_main_control为电路主控及相移控制时钟，同时也是时钟；clk_sample_in为输入ADC米样时钟；clk_sample_out为经过相移的输出ADC采样时钟；disturb_en_edge为控制相移起止时间的输入信号线；lock_ready为前级DCM锁定信号。见附图3:扰相电路工作流程图。DCM 的标准输出端口 即具有 CLK0_0UT，CLK90_0UT, CLK180_0UT, CLK270_0UT 四种相位输出，同时具有可变相移和固定相移两种模式。在本专利技术中，为了获得更均匀的相位分布，采用了可变相移模式。在可变相移模式中，用户可以动态地反复将相位向前或向后移动输入时钟周期的I / 256，其相移控制针如表1所示。PSEN信号有效时，相移的大小可由与控制时钟PSCLK同步的PSINCDEC信号的电平值决定增加或减少。表1.DCM_ADV相移模式下控制信号本文档来自技高网...

【技术保护点】
一种数字荧光示波器随机采样扰相电路设计方法，其特征在于，包括如下步骤：（1）采用待测信号作为触发源,当信号电平上升超过上升沿触发电平或信号电平下降低于下降沿触发电平时,触发电路产生一个触发脉冲，该脉冲激活数据采集电路,并在采样时钟作用下进行一次采样,从而获得信号某一时刻的值，通过测量每次ADC采样序列起点与信号触发时刻的相位差,就能确定本次采样序列在信号波形中的位置；（2）由于采样时钟与信号是相互独立的,此相位差将是一个随机值，将采样值和此相位差值同时存储，按照相差大小顺序排列，在叠加次数足够大时,可以遍布所有可能的波形采样过程,从而重构目标信号的完整采样波形。

【技术特征摘要】
1.一种数字荧光示波器随机采样扰相电路设计方法，其特征在于，包括如下步骤: (1)采用待测信号作为触发源，当信号电平上升超过上升沿触发电平或信号电平下降低于下降沿触发电平时，触发电路产生一个触发脉冲，该脉冲激活数据采集电路，并在采样时钟作用下进行一次采样，从而获得信号某一时刻的值，通过测量每次ADC采样序列起点与信号触发时刻的相位差，就能确定本次采样序列在信号波形...

【专利技术属性】
技术研发人员：吕华平，
申请(专利权)人：江苏绿扬电子仪器集团有限公司，
类型：发明
国别省市：江苏;32