SRAM读取时间自测试电路制造技术

本实用新型专利技术涉及一种SRAM读取时间自测试电路，包括待测SRAM、一个二路选择器、一个延时扫描电路、一个锁存器、一个比较器、一个计数器、第一反相器和第二反相器。通过增加一个延时扫描电路、一个比较器和一个计数器，可以实现对延时时间的自动扫描从而可以快速的找到合适的延时，并通过测量环形振荡器的输出振荡周期得到SRAM的读取时间值。本实用新型专利技术避免了测试时频繁的人工操作介入，测试效率高，并且由于采用固定延时单元和具有多个可选延时的单元的组合方式，在保证较大的测量范围的前提下，节省了版图面积。

【技术实现步骤摘要】
SRAM读取时间自测试电路【
】本技术涉及静态随机存储器(SRAM)的时序测试电路领域，尤其涉及一种对SRAM的读取时间进行快速自测试的电路。【
技术介绍
】SRAM是一种常见的随机存取存储器，广泛应用于集成电路领域。读取时间(tACC:Access Time)是衡量SRAM性能的重要时序参数指标,它表征的是读操作时从时钟信号(CLK)上升沿到输出数据(Q)有效的延时。目前存储器的测试一般依赖于内自建测试(BIST)电路。BIST是一种广泛应用的可测性设计技术，它通过在芯片上内建的硬件电路自动实现存储器的高速测试。虽然它实现了测试的自动化，但是它只能证明SRAM功能正常，且SRAM的周期时间(Cycle Time)不大于测试时钟周期。因此通过传统的BIST电路可以获得SRAM的周期时间参数但是无法测量其读取时间。另外一种测试SRAM的读取时间的电路如图1所示，包括二路选择器(MUXO)、多个不同的延时电路(DEL0，DEL1，DEL2，…)、多路选择器(MUX1)、反相器(INV0, INVl)和用于对SRAM输出数据进行采样的锁存器(DFF)。该电路通过测试输入时钟信号CLK和锁存器DFF的时钟信号CLK_DEL之间的延时获得待测SRAM的读取时间tACC。使用该电路分两步进行测试:首先，二路选择器MUXO的使能信号0SC_EN为‘0’，CLK信号经过MUX0、延时电路其中之一、MUXl和INVO后变为信号0SC_0UT，0SC_0UT信号再经过INVl后变为信号CLK_DEL。通过多路选择器 的使能信号DEL_SEL可以人为地选择不同的延时电路从而产生具有不同延时的CLK_DEL信号作为锁存器DFF的时钟信号对数据输出Q进行采样。通过不断的尝试不同的延时电路，直到能够测量到锁存器能够采样结果QX正确为止。其次，二路选择器MUXO的使能信号0SC_EN为‘ I’，使得二路选择器(MUXO)、选定的延时电路、多路选择器(MUXl)和反相器(INVO)形成了一个环形振荡器，通过测量振荡信号0SC_0UT的周期可以得到信号CLK到CLK_DEL的延时即SRAM的读取时间。该电路的缺点是:1.测量的过程比较繁琐，需要测试人员不停地改变延时电路选择信号DEL_SEL直到找到合适的延时使得锁存器的锁存结果正确，整个测试过程比较耗费时间；2.为了获得较大的测量范围和测量精度，必须要放置大量的延时电路，造成芯片面积的浪费。
技术实现思路
本技术提出了一种SRAM读取时间自测试电路，以解决
技术介绍
中所述现有技术的缺陷。通过对延时时间的自动扫描从而可以快速的找到合适的延时，并通过测量环形振荡器的输出振荡周期得到SRAM的读取时间值。为了实现上述目的，本技术采用如下技术方案:一种SRAM读取时间自测试电路，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器和第二反相器；所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q ；所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线0SC_EN，其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRM的输入端I ;当测试模式选择信号0SC_EN有效时，二路选择器MUX的输入端A连接至其输出端，否则其输入端B连接至其输出端；所述延时扫描电路DEL_TRM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定；所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端；所述第二反相器的输出端连接至锁存器DFF的时钟端；所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端；所述比较器COMPARATOR在SRAM执行读操作时负责对锁存器的采样数据和SRAM的输出数据进行比较并在比较结果不同时的下一个时钟周期生成一个脉冲信号，其时钟端连接至输入时钟信号线CLK，其控制端连接至输入写使能信号线WEN、输入片选使能信号线CEN、测试模式选择信号线0SC_EN，比较器COMPARATOR的第二数据端连接至SRAM的输出数据端Q ;所述计数器COUNTER的时钟端连接至比较器COMPARATOR的输出端，其进位端连接至输出进位信号线OVERFLOW，其复位端连接至输入复位信号线CNT_RST。本技术进一步的改进在于:当计数器COUNTER溢出时OVERFLOW有效。本技术进一步的改进在于:延时扫描电路DEL_TRM包括可调延时电路DEL_STEP和固定延时电路DEL_FIX ;延时扫描电路DEL_TRM的控制端C连接至可调延时电路DEL_STEP的控制端C，其输入端I连接至固定延时电路DEL_FIX的输入端I，其输出端Z连接至可调延时电路DEL_STEP的输出端Z ;固定延时电路DEL_FIX的输出端Z连接至可调延时电路DEL_STEP的输入端I ;其中固定延时电路DEL_FIX具有固定延时，可调延时电路DEL_STEP具有多个可选延时，它们采用串联连接。本技术进一步的改进在于:可调延时电路DEL_STEP的延时tDT=tDTmin+N*tDS，其中tDTmin为延时最小值，tDS为可调步长；延时扫描电路DEL_TRM的延时tD0=tDF+tDT，其中tDF为固定延时电路DEL_FIX的延时，tDT为可调延时电路DEL_STEP的延时；进一步地，可以得到tD0=tDF+tDTmin+N*tDS，其中N为计数器的计数值，满足N为自然数且O≤N≤M ;M为计数器的总步长。本技术进一步的改进在于:可调延时电路由译码电路和延时链组成。本技术进一步的改进在于:在输入时钟信号CLK的上升沿时:若输入片选使能信号CEN为‘0’，输入写使能信号WEN为‘I’时，待测SRAM执行写操作，将输入数据D存入地址A所对应的存储单元中；输入片选使能信号若输入片选使能信号CEN为‘0’，输入写使能信号WEN为‘0’时，待测SRAM执行读操作，将地址A所对应的存储单元的数据读出并输出至输出数据Q，其中从输入时钟信号CLK上升沿到输出数据Q有效之间的延时是待测SRAM的读取时间。本技术进一步的改进在于:计数器COUNTER是一个从O到M步长为I的计数器，M为自然数；其时钟信号为CLK_ERR，其计数输出信号为DEL_C0DE，其进位信号为OVERFLOW,其复位信号为 CNT_RST ;若 CNT_RST 为 ‘ I ’，则 DEL_C0DE 为 O ;若 CNT_RST 为 ‘0’，则当CLK_ERR上升沿时，计数加I。相对于现有技术，本技术的优点是:1.节省测试时间；多个延时单元的选择通过测试电路自动完成，只需要进行一次测试就能对所有的延时单元进行扫描从而找到合适本文档来自技高网...

【技术保护点】
一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRIM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器（I2）和第二反相器（I3）；所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q；所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线OSC_EN，其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I；所述延时扫描电路DEL_TRIM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定；所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端；所述第二反相器的输出端连接至锁存器DFF的时钟端。

【技术特征摘要】
1.一种SRAM读取时间自测试电路，其特征在于，包括待测SRAM、一个二路选择器MUX、一个延时扫描电路DEL_TRM、一个锁存器DFF、一个比较器COMPARATOR、一个计数器COUNTER、第一反相器(12)和第二反相器(13)； 所述待测SRAM连接至输入地址信号线A、输入写使能信号线WEN、输入片选使能信号线CEN、输入时钟信号线CLK、输入数据线D和输出数据线Q ； 所述二路选择器MUX用于测试电路模式的切换，其使能端连接至测试模式选择信号线0SC_EN,其输入端A连接至第一反相器的输出端，其输入端B连接至输入时钟信号线CLK，其输出端连接至延时扫描电路DEL_TRIM的输入端I ; 所述延时扫描电路DEL_TRM的控制端C连接至计数器COUNTER的计数输出端，其输出端Z连接至第一反相器的输入端，其输入端至输出端之间的延时由连接至控制端的信号决定; 所述第一反相器的输出端连接至MUX的输入端A和第二反相器的输入端； 所述第二反相器的输出端连接至锁存器DFF的时钟端。2.根据权利要求1所述的一种SRAM读取时间自测试电路，其特征在于，所述锁存器DFF负责对SRAM的输出数据进行采样，其时钟端连接至第二反相器的输出端，其输入数据端连接至SRAM的输出数据端Q，其输出数据端QX连接至比较器COMPARATOR的第一数据端； 所述...

【专利技术属性】
技术研发人员：拜福君，
申请(专利权)人：西安华芯半导体有限公司，
类型：新型
国别省市：陕西;61