高电子迁移率晶体管及其制造方法技术

本发明专利技术提供了一种半导体结构，包括第一III-V化合物层。第二III-V化合物层设置在第一III-V化合物层上并且与第一III-V化合物层在成分上不同。载流子沟道位于第一III-V化合物层与第二III-V化合物层之间。源极部件和漏极部件设置在第二III-V化合物层上。栅电极设置在源极部件与漏极部件之间的第二III-V化合物层上。氟区嵌入栅电极下方的第二III-V化合物层中。扩散势垒层设置在第二III-V化合物层的顶部。栅极介电层设置在第二III-V化合物层上方。栅极介电层具有位于氟区上并位于至少部分栅电极下方的氟段。本发明专利技术公开了高电子迁移率晶体管及其制造方法。

【技术实现步骤摘要】
高电子迁移率晶体管及其制造方法
本专利技术总的来说涉及半导体结构，更具体地，涉及高电子迁移率晶体管（HEMT）以及用于形成高电子迁移率晶体管的方法。
技术介绍
在半导体技术中，III族-V族（或III-V）半导体化合物由于它们的特性而被用于形成各种集成电路器件，诸如高功率场效应晶体管、高频晶体管或高电子迁移率晶体管（HEMT）。HEMT是场效应晶体管，代替掺杂区域结合不同带隙的两种材料之间的结（即异质结）作为沟道，金属氧化物半导体场效应晶体管（MOSFET）通常就是这种情形。与MOSFET相比，HEMT具有许多有吸引力的性能，包括高电子迁移率以及在高频下传输信号的能力等。从应用的角度看，增强型（E型）HEMT具有许多优点。E型HEMT可使得负极性电源消除，并因此降低了电路复杂度且减少了成本。尽管上文提到了许多引人注意的性能，但在发展基于化合物的III-V半导体器件的过程中存在许多挑战。针对这些III-V半导体化合物的配置和材料的各种技术已经进行了尝试并进一步改善了晶体管器件的性能。通常，在制造工艺中会向半导体的层中掺杂添加物。镁（Mg）是用于P型氮化镓（p-GaN）的一种常见掺杂剂。Mg经常会扩散到有源层中并影响性能，具体地，是影响二维电子气（2DEG）和HEMT器件的电流密度。
技术实现思路
根据本专利技术的第一方面，提供一种半导体结构，包括：第一III-V化合物层；第二III-V化合物层，设置在所述第一III-V化合物层上并与所述第一III-V化合物层在成分上不同，其中，所述第一III-V化合物层与所述第二III-V化合物层之间设有载流子沟道；源极部件和漏极部件，设置在所述第二III-V化合物层上；栅电极，设置在所述源极部件与所述漏极部件之间的所述第二III-V化合物层的上方；第三III-V化合物层，设置在所述第二III-V化合物层上方，其中，所述第二III-V化合物层与所述第三III-V化合物层之间设有扩散势垒层；以及栅极介电层，设置在所述第二III-V化合物层的一部分上方同时设置在所述第三III-V化合物层的整个顶面上方。优选地，位于所述栅电极下方的所述载流子沟道包括耗尽区。优选地，栅极介电层的厚度在大约3nm至大约20nm的范围内。优选地，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。优选地，所述第三III-V化合物层的宽度小于所述栅电极的宽度。优选地，所述栅电极包括钛（Ti）、氮化钛（TiN）、钛钨（TiW）、钨（W）、镍（Ni）、金（Au）或铜（Cu）。优选地，所述的半导体结构还包括介电覆盖层，所述介电覆盖层位于所述栅极介电层下方并位于所述第二III-V化合物层上方。优选地，所述源极部件和所述漏极部件中均不包括Au但包括Al、Ti或Cu。根据本专利技术的第二方面，提供一种半导体结构，包括：氮化镓（GaN）层，设置在衬底上；氮化铝镓（AlGaN）层，设置在所述GaN层上，所述AlGaN层中嵌有氟区；氮化铟镓（InGaN）层，设置在所述AlGaN层上；P型GaN层，设置在所述InGaN层上；源极部件和漏极部件，彼此间隔并设置在所述AlGaN层上；栅电极，设置在所述源极部件和漏极部件之间的所述AlGaN层上方；以及栅极介电层的一部分，设置在所述栅电极和所述AlGaN层之间，其中所述栅极介电层的所述一部分基本覆盖所述P型GaN层。优选地，在所述GaN层与所述AlGaN层之间设有载流子沟道，所述载流子沟道包括位于所述栅电极下方的耗尽区。优选地，所述栅极介电层的厚度在大约3nm至大约20nm之间。优选地，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。优选地，所述源极部件和所述漏极部件均不包括Au但包括Al、Ti或Cu。优选地，所述栅电极包括钛（Ti）、氮化钛（TiN）、钛钨（TiW）、钨（W）、镍（Ni）、金（Au）或铜（Cu）。根据本专利技术的第三方面，提供一种形成半导体结构的方法，所述方法包括：在第一III-V化合物层上外延生长第二III-V化合物层，其中在所述第一III-V化合物层与所述第二III-V化合物层之间设置载流子沟道；在所述第二III-V化合物层上形成源极部件和漏极部件；在所述第二III-V化合物层上形成第三III-V化合物层，其中在所述第二III-V化合物层与所述第三III-V化合物层之间设置扩散势垒层；在所述第二III-V化合物层的一部分上和所述第三III-V化合物层的顶面上沉积栅极介电层；以及在所述源极部件与漏极部件之间的处理过的栅极介电层上形成栅电极。优选地，处理所述栅极介电层包括：将具有氟的多种掺杂剂注入所述栅极介电层和所述第二III-V化合物层中。附图说明根据以下详细描述和附图可以理解本公开内容。需要强调的是，根据行业标准惯例，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增大或减小各个部件的尺寸。图1是根据本公开的一个或多个实施例的具有高电子迁移率晶体管（HEMT）的半导体结构的截面图。图2是根据本公开的一个或多个实施例的具有HEMT的半导体结构的形成方法的流程图。图3至图7是根据图2方法的一个实施例的处于各个制造阶段的具有HEMT的半导体结构的截面图。具体实施方式下面详细讨论说明性实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中具体化的可应用专利技术构思。所讨论的具体实施例仅仅是说明性的而不限制本专利技术的范围。通过芯片区之间的划线在衬底上标记出多个半导体芯片区。衬底将经受各种清洗、分层、图案化、蚀刻以及掺杂步骤以形成集成电路。这里的术语“衬底”通常是指其上形成各种层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅或化合物半导体，诸如GaAs、InP、Si/Ge或SiC。这些层的实例包括介电层、掺杂层、多晶硅层、扩散势垒层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，它们通过互连层而互连至附加集成电路。图1是根据本公开的一个或多个实施例的具有高电子迁移率晶体管（HEMT）和InGaN扩散势垒层130的半导体结构100的截面图。参照图1，示出了具有HEMT的半导体结构100。该半导体结构100包括衬底102。在一些实施例中，衬底102包括碳化硅（SiC）衬底、蓝宝石衬底或硅衬底。半导体结构100还包括形成在两种不同半导体材料层（诸如具有不同带隙的材料层）之间的异质结。例如，半导体结构100包括非掺杂窄带间隙沟道层和宽带隙n型施体供应层（donor-supplylayer）。在至少一个实例中，半导体结构100包括形成在衬底102上的第一III-V化合物层（或被称为沟道层）104和形成在沟道层104上的第二III-V化合物层（或称为施体供应层）106。沟道层104和施体供应层106是由元素周期表中的III-V族构成的化合物。然而，沟道层104和施体供应层106在组成上彼此不同。沟道层104为非掺杂或非故意掺杂（UID）。在半导体结构100的当前实例中，沟道层104包括氮化镓（GaN）层（还称作GaN层104）。施体供应层106包括氮化铝镓（AlGaN）层（还称作AlGaN层106）。GaN层104与AlGaN层106直接相互接触。在另一实例中，沟道层104包括GaAs层本文档来自技高网...

【技术保护点】
一种半导体结构，包括：第一III‑V化合物层；第二III‑V化合物层，设置在所述第一III‑V化合物层上并与所述第一III‑V化合物层在成分上不同，其中，所述第一III‑V化合物层与所述第二III‑V化合物层之间设有载流子沟道；源极部件和漏极部件，设置在所述第二III‑V化合物层上；栅电极，设置在所述源极部件与所述漏极部件之间的所述第二III‑V化合物层的上方；第三III‑V化合物层，设置在所述第二III‑V化合物层上方，其中，所述第二III‑V化合物层与所述第三III‑V化合物层之间设有扩散势垒层；以及栅极介电层，设置在所述第二III‑V化合物层的一部分上方同时设置在所述第三III‑V化合物层的整个顶面上方。

【技术特征摘要】
2013.02.22 US 13/774,6141.一种半导体结构，包括：第一III-V化合物层；第二III-V化合物层，设置在所述第一III-V化合物层上并与所述第一III-V化合物层在成分上不同，其中，所述第一III-V化合物层与所述第二III-V化合物层之间设有载流子沟道；源极部件和漏极部件，设置在所述第二III-V化合物层上；栅电极，设置在所述源极部件与所述漏极部件之间的所述第二III-V化合物层的上方；第三III-V化合物层，设置在所述第二III-V化合物层上方，其中，所述第二III-V化合物层与所述第三III-V化合物层之间设有扩散势垒层；以及栅极介电层，设置在所述第二III-V化合物层的一部分上方同时设置在所述第三III-V化合物层的整个顶面上方，其中，对设置在所述第二III-V化合物层的所述一部分上方的所述栅极介电层进行氟处理，其中，所述扩散势垒层中形成的极化感应场的方向与所述第二III-V化合物层中场的方向相反。2.根据权利要求1所述的半导体结构，其中，位于所述栅电极下方的所述载流子沟道包括耗尽区。3.根据权利要求1所述的半导体结构，其中，所述栅极介电层的厚度在3nm至20nm的范围内。4.根据权利要求1所述的半导体结构，其中，所述栅极介电层包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧或氧化铪。5.根据权利要求1所述的半导体结构，其中，所述第三III-V化合物层的宽度小于所述栅电极的宽度。6.根据权利要求1所述的半导体结构，其中，所述栅电极包括钛(Ti)、氮化钛(TiN)、钛钨(TiW)、钨(W)、镍(Ni)、金(Au)或铜(Cu)。7.根据权利要求1所述的半导体结构，还包括介电覆盖层，所述介电覆盖层位于所述栅极介电层下方并位于所述第二III-V化合物层上方。8.根据权利要求1所述的半导体结构，其中，所述源极部件和所述漏极部件中均不包括Au但包括Al、Ti或Cu。9.一种半导体结构，包括：氮化镓GaN层，设置在衬底上；氮化铝镓AlGaN层，设置在所...

【专利技术属性】
技术研发人员：刘柏均，陈祈铭，喻中一，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71