一种用于提升器件抗短路能力的沟槽IGBT器件工艺制造技术

本发明专利技术提出了一种用于提升器件抗短路能力的沟槽IGBT器件工艺。通过一种新型的dummy沟槽工艺设计，在器件耐压不受影响的前提下，有效降低器件的沟道密度，从而保证器件的短路耐量。并且该设计中不存在传统dummy工艺带来的开关浪涌电压，因此确保了器件工作的安全性。

【技术实现步骤摘要】
一种用于提升器件抗短路能力的沟槽IGBT工艺
本专利技术涉及沟槽型绝缘栅双极型晶体管(TrenchedInsulatedGateBipolarTransistrors，IGBTs)，更具体地涉及具有用于提升器件抗短路能力的沟槽型IGBT器件。
技术介绍
IGBT是众所周知被广泛地应用在电力电子装置中的功率电力电子器件。对于IGBT器件来讲，每个元包之间存在寄生的JFET区，JFET电阻是器件电阻的重要组成部分，也是削弱IGBT双极型器件电导调制效果的重要因素。因此，为了降低器件总体的饱和导通压降，采用沟槽式(Trench)结构消除寄生JFET区，能有效地降低器件的整体导通压降。传统沟槽IGBT电流密度大，存在抗短路能力差的缺点。因此需要通过降低沟道密度，来减小饱和电流密度，以提高其抗短路能力。通过增加沟槽间间距的方法，可以有效地降低沟道密度，但是会削弱器件的耐压性能。因此，为了在能够有效降低器件的沟道密度的同时，保持耐压不受到太大影响，通常采用伪沟槽(DummyTrench)结构来实现：即控制整个器件沟道中的一部分栅极沟道正常工作，其他部分无法进行导电，仅作为维持耐压的作用。目前的伪沟槽(DummyTrench)结构通常采用电学连接的方式。其中包括，将dummy栅同真正的沟槽栅极连接；可以与发射极连接，也可以浮空，也可以与终端区的场限环连接。而通过电学连接的方式存在以下缺陷：当dummy栅极同真正沟槽栅极或者发射极电极连接时，会使得它们之间的电容变大，使得开关浪涌较大，容易损害开关。而浮空dummy沟槽不会造成开关损耗大或者开关浪涌电压大的缺点，但是由于其电位浮空，因此不能有效保证其短路耐量和耐压。
技术实现思路
本专利通过版图技术上的创新，提出了一种用于提升器件抗短路能力的沟槽IGBT器件工艺。该方法通过一种新型的dummy沟槽工艺设计，能够有效地降低器件的沟道密度，从而保证了器件的短路耐量。并且对器件的耐压特性的影响很低。并且由于不存在传统dummy工艺中带来的在开关过程中的浪涌电压，从而避免了器件的开关损耗，进而保证了器件工作的安全性。依照本专利技术，通过在发射极下，P+型隔离层的扩散窗口的局部，沿着平行于沟槽方向的按比例扩展，并使之覆盖于原有的P-沟道扩散形成的沟槽栅极沟道位置。该P+型扩散具有相对于P-型沟道扩散更高的浓度，以至于通过这样的设置，可以使在原本的栅极电压条件下，被重新定义为P+型掺杂的沟道扩散区无法反型，从而无法形成足够高浓度的反型电子来实现从发射极下方的N+型发射极层至N-型漂移层之间的导电沟道，使得该位置的沟道失效，无法导电。通过这样的设计，可以有效地削弱沟道密度，提升器件的短路耐量。附图说明图1为本专利技术的实施方式的初始结构的截面图图2为本专利技术的实施方式第一步的截面图图3为本专利技术的实施方式第二步的截面图图4为本专利技术的实施方式第三步的截面图图5为本专利技术的实施方式第四步的截面图图6为传统工艺的实施方式第五步工艺的俯视图图7为本专利技术的实施方式第五步工艺的俯视图图8为传统工艺的实施方式第五步工艺沿A-A方向/本专利技术的实施方式第五步工艺沿C-C方向的截面图图9为本专利技术的实施方式第五步工艺沿B-B方向的截面图具体实施方式图(1-9)为一种用于提升器件抗短路能力的沟槽IGBT工艺方法，对相同或对应的构成要素标注相同的附图标记，有时省略重复说明。图1是本专利技术的实施方式的垂直沟槽IGBT工艺的初始结构图，为沿着器件横截面的材料示意图。用于提升器件抗短路能力的沟槽IGBT的初始结构图，包括漂移层1。漂移层1，为N导电类型半导体材料，N型材料的掺杂浓度范围为[1e12/cm3，1e20/cm3]。图2是本专利技术的实施方式的垂直沟槽IGBT工艺的第一步工艺，通过离子注入P型掺杂元素，通过在[20KeV，1000KeV]范围注入剂量范围在[1e12/cm2，1e15/cm2]的硼注入施加到图1的半导体表面，经过退火，形成P-型体层2。该层为P导电类型半导体材料，P型材料的掺杂浓度范围为[1e12/cm3，1e20/cm3]。图3是本专利技术的实施方式的垂直沟槽IGBT工艺的第二步工艺，为沿着器件横截面示意图。通过沟槽栅极结构的刻蚀窗口进行刻蚀，形成栅极沟槽，沉积绝缘层3，沉积栅极多晶硅填充4，并刻蚀沟槽结构外部的多余栅极多晶硅和栅极氧化绝缘层。图4是本专利技术的实施方式的垂直沟槽IGBT工艺的第三步工艺，沉积氧化层并利用刻蚀窗口，通过离子注入N型掺杂元素，通过在[20KeV，1000KeV]范围注入剂量范围在[1e12/cm2，1e15/cm2]的磷注入施加到已形成的发射极注入刻蚀窗口，经过退火，形成N+型发射极层5。图5是本专利技术的实施方式的垂直沟槽IGBT工艺的第四步工艺，通过沉积厚的氧化层，通常为硼磷硅玻璃(boron-phosphor-silicate-glass，BPSG)，将整个器件的表面覆盖。作为器件表面的金属电极隔离层，并为第五步工艺作掩模。图6是基于前面四步工艺步骤的传统工艺的实施方式第五步工艺的俯视图，通过光刻设定P型隔离层的注入窗口并刻蚀BPSG绝缘层，形成P型隔离层的注入掩模7，通过离子注入P型掺杂元素，通过在[20KeV，1000KeV]范围将剂量范围在[1e12/cm2，1e16cm2]的硼注入BPSG掩模7，经过退火，形成P+型隔离层8。该层为P导电类型半导体材料，P型材料的掺杂浓度范围为[1e12/cm3，1e20/cm3]，该层P导电类型半导体材料的掺杂浓度，要高于P-型体层2的掺杂浓度。图7是基于前面四步工艺步骤的本专利技术的实施方式的垂直沟槽IGBT工艺的第五步工艺的俯视图，通过光刻设定P型隔离层的注入窗口并刻蚀BPSG绝缘层，形成P型隔离层的注入掩模9，通过离子注入P型掺杂元素，通过在[20KeV，1000KeV]范围注入剂量范围在[1e12/cm2，1e15/cm2]的硼注入BPSG掩模7，经过退火，形成P+型隔离层8。该层为P导电类型半导体材料，P型材料的掺杂浓度范围为[1e12/cm3，le20/cm3]，该层P导电类型半导体材料的掺杂浓度，要高于P-型体层2的掺杂浓度。且由于该P型隔离层的注入掩模9形成了沿着垂直沟槽的平行方向延伸为90度角的折线边缘窗口，因此在该方向上的不同位置，进行的P型隔离层的注入掩模9的窗口宽度分为两种：沿着图中C-C方向位置的P型隔离层的注入掩模9的窗口同图(8)中沿着A-A方向位置的P型隔离层的注入掩模7的窗口宽度一致，而沿着图中B-B方向位置的P型隔离层的注入掩模9的窗口宽度，要向两侧等量拓宽，以保证在该位置进行的P型隔离层的注入能够实现对该位置沟槽的栅极沟道区域的P-体区2的覆盖。在所述工艺中，所述的单元是单个管芯中可达数千种的一个。这里术语管芯和晶片可以交换地使用。尽管相对于特定的实施描述了本专利技术，但对于本领域技术人员来说许多其他变化，修正和其他使用将变得显而易见。因此，优选本专利技术不限于这里的特定公开内容。本文档来自技高网...

【技术保护点】
一种用于提升器件抗短路能力的沟槽IGBT器件工艺，包含： 一种导电类型的并具有第一浓度的单晶硅体，且具有平行的顶和底表面，垂直延伸至所述顶表面中给定深度的多个间隔的沟槽，衬垫所述沟槽的垂直壁的栅极绝缘层，形成在每个所述沟槽之间并具有比所述沟槽深度更小的深度的其他导电类型的沟道扩散；从所述体的所述顶表面延伸并且沿着每个所述沟槽的上部的两侧对称的一种导电类型的发射极扩散；所述发射极扩散通过所述沟槽的上部之间的给定间距彼此隔离；具有比所述沟道扩散浓度高的浓度并且设置在相邻的所述发射极扩散对之间的所述其他导电类型的扩散；具有比所述沟道扩散浓度高的浓度并且有选择性地在设置在沟槽之间所述沟道扩散位置的其他导电类型的沟道扩散。

【技术特征摘要】
1.一种用于提升器件抗短路能力的沟槽IGBT器件，包含：一种导电类型的并具有第一浓度的单晶硅体，且具有平行的顶和底表面，垂直延伸至所述顶表面中给定深度的多个间隔的沟槽，衬垫所述沟槽的垂直壁的栅极绝缘层，形成在每个所述沟槽之间并具有比所述沟槽深度更小的深度的其他导电类型的沟道扩散；从所述体的所述顶表面延伸并且沿着每个所述沟槽的上部的两侧对称的一种导电类型的发射极扩散；所述发射极扩散通过所述沟槽的上部之间的给定间距彼此隔离；具有比所述沟道扩散浓度高的浓度并且设置在相邻的所述发射极扩散对之间的所述其他导电类型的扩散；具有比所述沟道扩散浓度高的浓度并且有选择性地在设置在沟槽之间所述沟道扩散位置的其他导电类型的沟道扩散。2.如权利要求1的器件，其中每个所述发射极区的顶表面具有延伸并且...

【专利技术属性】
技术研发人员：何志，谢刚，
申请(专利权)人：佛山芯光半导体有限公司，
类型：发明
国别省市：广东;44