本发明专利技术提供一种能使用沟槽充填法来改善Eoff和关断dV/dt之间的权衡(trade-off)关系的低成本半导体装置及其制造方法。利用沟槽充填法来形成超接合即并列pn层(20)，在其上部的n型半导体层(2)(n型柱)中利用离子注入法来形成高浓度n型半导体区域(11)，从而与利用外延层形成高浓度n型半导体层的情况相比，能改善Eoff和关断dV/dt之间的权衡关系。由于无需再如现有的利用多级外延法来形成超接合的情况那样、重复冗长的工序，因而能缩短工序并降低成本。
【技术实现步骤摘要】
本专利技术涉及MOSFET等功率半导体装置，特别涉及具有以下超接合结构((并列pn柱结构:并列Pn层结构):也称为超接合)的:即，作为漂移层、将沿与半导体基板的主面相垂直的方向延伸的η型柱及P型柱交替地相邻配置。
技术介绍
一般而言，半导体装置可以分类为将电极形成在半导体基板的一个面上的横向元件、及在半导体基板的两个面上都具有电极的纵向元件。纵向半导体装置中，导通状态下漂移电流的流动方向与关断状态下因反向偏置电压而导致耗尽层变宽的方向相同。常用的平面型η沟道纵向MOSFET中，高电阻的η_漂移层的部分在导通状态下，会作为在纵向上流过漂移电流的区域而工作。因而，若缩短该η—漂移层的电流路径，则漂移电阻减小，因而能获得降低MOSFET的实际的导通电阻的效果。另一方面，高电阻的η—漂移层的部分会在关断状态下耗尽而提高耐压。因而，若η—漂移层变薄，则从P基极区域和η-漂移层之间的pn接合起进行的漏极-基极间耗尽层的扩展宽度会变窄，因而耐压降低。相反，在耐压较高的半导体装置中，由于η—漂移层较厚，因而导通电阻增大，导通损耗增加。由此，在导通电阻与耐压之间存在权衡关系。已知该权衡关系在IGBT、双极晶体管、二极管等半导体装置中也同样成立。作为解决上述权衡关系所引起的问题的解决方法，提出具有以下结构的超接合结构的半导体装置:即，使漂移层为将提高了杂质浓度的η型半导体层和P型半导体层交替反复地接合而构成的并列pn层。图16是表示现有的超接合半导体装置500的主要部分的剖视图。该图16的半导体装置是具有超接合(SuperJunction超接合:SJ)结构的SJ-M0SFET。该SJ-M0SFET中，具有配置在η型半导体基板101 (η+漏极区域)上的并列pn层120，该并列pn层120由η型半导体层210和P型半导体层209构成。该并列pn层120的上部具有元件表面结构104。该元件表面结构104包括:p基极区域103、配置于P基极区域103的表面层的p+接触区域105及n+源极区域106。另外，还包括:配置在夹持于n+源极区域106与并列pn层120的η型半导体层210之间的P基极区域103上的栅极绝缘膜107 ;配置在该栅极绝缘膜107上的栅极电极108 ;对栅极绝缘膜107和栅极电极108进行覆盖的层间绝缘膜109 ;及将P+接触区域105与η+源极区域106电连接的源极电极110。η型半导体基板101的背面侧具有漏极电极112。上述并列pn层120采用使p型半导体层209和η型半导体层210相互相接且交替配置的结构。在该超接合半导体装置500中，即使并列pn层120的杂质浓度较高，但是在关断状态下耗尽层会从在并列Pn层120的纵向上延伸的各pn接合起向横向扩展，使漂移层整体耗尽，因而能实现高耐压化。另一方面，能使构成漂移层的η型半导体层210具有高浓度，因而能降低导通电阻。图17?图19表示图16所示的超接合半导体装置的制造方法，是按照工序顺序而示出的主要部分制造工序剖视图。 (1)首先，如图17所示，在η型半导体基板101上外延生长高电阻的η型半导体层201。对该外延层即η型半导体层201进行图案形成及离子注入，从而形成P型离子注入层207和η型离子注入层208。 (2)接着，如图18所示，通过重复(I)的工序来层叠多层具有P型离子注入层207和η型离子注入层208的半导体层(半导体层201?205)。 (3)接着，如图19所示，利用热处理(drive:主扩散)来使P型离子注入层207和η型离子注入层208中各自的杂质进行扩散，则各半导体层的离子注入层会因杂质扩散而上下相连，从而形成具有P型半导体层209和η型半导体层201的并列pn层120，即超接合。上述是被称为多级外延法的并列pn层120的形成方法。在该超接合即并列pn层120的上部形成有P基极区域103、p+接触区域105、n+源极区域106、栅极绝缘膜107、栅极电极108、层间绝缘膜109、及源极电极110，并在该并列pn层120的下方的η型半导体基板101的背面上形成漏极电极112，从而完成超接合半导体装置500。也可以在并列pn层120的上部配置η型层，并在该η型层上形成上述各区域。在形成上述超接合即并列pn层120的方法中，除了上述多级外延法之外，还存在沟槽充填法。尽管未图示出该沟槽充填法，但是在半导体基板上形成外延层，并在该外延层中形成沟槽。沟槽充填法是在该沟槽中充填与外延层具有相反导电型的半导体层的方法。在专利文献I中，揭示了利用与上述方法相同的方法来重复外延生长和离子注入，从而形成超接合的并列pn层的多级外延法。另外，在专利文献2中揭示了以下沟道充填法:即，在η+基板上对η型层进行外延生长，对其挖出沟道，并在该沟道内部对P型层进行外延生长，从而形成超接合结构的并列pn层。另外，在专利文献3中揭示了以下方法:S卩，在利用多级外延法和沟道充填法而分别制造出的超接合半导体装置(此处举出SJ-M0SFET为例)中，能改善Eoff和关断(turn-off) dV/dt之间的权衡关系。此外，所谓Eoff是指MOSFET关断时所发生的关断损耗，所谓关断dV/dt是指关断时施加到MOSFET上的再施加电压的上升率。进一步具体说明。在利用多级外延法制造的超接合半导体装置中，将构成并列pn层的η型半导体层(η型柱)的上部的杂质浓度增加1.5?2.0倍左右，使关断动作时的耗尽层不易扩展，从而改善Eoff与关断dV/dt之间的权衡关系。另外，在利用沟槽充填法制造出的超接合半导体装置中，提高从表面起算的沟槽深度的1/1.5?1/3的区域中的P型半导体层(P型柱)的杂质浓度。另一方面，获得使得η型柱的表面层的杂质浓度为下部的低浓度的杂质浓度的1.2倍以上3倍以下的高浓度的外延层。而且，利用沟槽充填法来形成超接合的并列pn层。由此，专利文献3记载有能改善Eoff与关断dV/dt之间的权衡关系。专利文献4中记载了以下方法:S卩，在纵横比为8以上的较大的沟槽中，利用沟槽充填法来形成超接合的并列pn层。下面详细说明。 在该专利文献4中，在第一导电型半导体基板上形成锥形的沟槽，并将第一导电型的杂质离子注入到所述锥形中。之后，利用第二导电型的外延层来填充沟槽。由此形成并列pn层，在表面层上形成第二导电型的半导体层，在该半导体层的表面层形成发射层(或源极层)、栅极电极。通过设置锥形从而使得以倾斜离子注入方式打入到该部位的杂质含量会增多，因而通过锥形来修正体积减少的量相对应的杂质含量，从而能获得锥形部分的并列pn层的电荷平衡，并防止耐压降低。另外，在专利文献5中，揭示了以下内容:即，形成沟槽并对该沟槽的侧壁改变倾斜角来多次进行离子注入，以调整η型半导体层(η型柱)的杂质浓度。图20是说明Eoff与关断dV/dt的权衡关系的不意图。在不出权衡关系的曲线Z向着值较小的箭头方向移动的情况下，表示权衡关系得到了改善。 现有技术文献 专利文献专利文献1:日本专利特开2001-119022号公报 专利文献2:USP5216275 专利文献3:W02011-0093473号刊物 专利文献4:日本专利特开2010-225831号公报 专利文献5:本文档来自技高网...
【技术保护点】
一种半导体装置，该半导体装置具有超接合结构，其包括：多个沟槽，该多个沟槽配置于配置在第一导电型半导体基板上的第一导电型半导体层中；第二导电型半导体层，该第二导电型半导体层充填该沟槽；及并列pn层，该并列pn层中，所述第一导电型半导体层与所述第二导电型半导体层在与所述半导体基板的表面平行的水平方向上交替地进行配置，所述第二导电型半导体层和所述第一导电型半导体层相接，所述半导体装置的特征在于，在所述第一导电型半导体层的上部，存在比该第一导电型半导体层的下部的杂质浓度要高、且与所述第二导电型半导体层相接的高浓度第一导电型半导体区域，在所述高浓度第一导电型半导体区域的与所述半导体基板的表面平行的方向上，所述高浓度第一导电型半导体区域的杂质浓度在与所述第二导电型半导体层接触的一侧要高于中央侧，所述高浓度第一导电型半导体区域的平均厚度为从所述第一导电型半导体层的表面起到所述第二导电型半导体层的底面为止的距离的1/2以下。
【技术特征摘要】
2013.02.14 JP 2013-0265921.一种半导体装置， 该半导体装置具有超接合结构，其包括:多个沟槽，该多个沟槽配置于配置在第一导电型半导体基板上的第一导电型半导体层中；第二导电型半导体层，该第二导电型半导体层充填该沟槽；及并列Pn层，该并列pn层中，所述第一导电型半导体层与所述第二导电型半导体层在与所述半导体基板的表面平行的水平方向上交替地进行配置，所述第二导电型半导体层和所述第一导电型半导体层相接，所述半导体装置的特征在于， 在所述第一导电型半导体层的上部，存在比该第一导电型半导体层的下部的杂质浓度要高、且与所述第二导电型半导体层相接的高浓度第一导电型半导体区域，在所述高浓度第一导电型半导体区域的与所述半导体基板的表面平行的方向上，所述高浓度第一导电型半导体区域的杂质浓度在与所述第二导电型半导体层接触的一侧要高于中央侧，所述高浓度第一导电型半导体区域的平均厚度为从所述第一导电型半导体层的表面起到所述第二导电型半导体层的底面为止的距离的1/2以下。2.如权利要求1所述的半导体装置，其特征在于， 所述高浓度第一导电型半导体区域内的杂质浓度分布在与所述半导体基板的表面平行的水平方向上呈误差函数分布。3.如权利要求1或2所述的半导体装置，其特征在于， 从所述第一导电型半导体层表面起算的所述高浓度第一导电型半导体区域的平均厚度为从所述半导体基板 的表面到所述第二导电型半导体层的底面为止的距离的1/4以下。4.如权利要求1至3的任一项所述的半导体装置，其特征在于， 所述高浓度第一导电型半导体区域的底面为波形。5.一种半导体装置的制造方法，该半导体装置的制造方法所制造出的半导体装置中， 具有超接合结构，其包括:多个沟槽，该多个沟槽配置于配置在第一导电型半导体基板上的第一导电型...
【专利技术属性】
技术研发人员：北村睦美，山田三千矢，藤平龙彦，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP
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