互连接触结构及其制造方法技术

本发明专利技术公开了一种互连接触结构及其制造方法，该制造方法包括形成由多个半导体接触垫构成的一叠层，半导体接触垫耦合于一电路的各个有源层。半导体接触垫包括多个外周围，各个外周围具有一侧壁，侧壁耦合于各个有源层。杂质是沿着外周围注入以形成多个外周围低电阻区域于接触垫上。接着在半导体接触垫构成的叠层中形成多个开口，开口暴露一用于对应的半导体接触垫上的层间导体的着陆区且定义一内周围于至少一半导体接触垫上。经由注入杂质以沿着内周围形成多个内周围低电阻区域用于层间导体接触，内周围低电阻区域系连续地且与对应的外周围低电阻区域重叠。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种，该制造方法包括形成由多个半导体接触垫构成的一叠层，半导体接触垫耦合于一电路的各个有源层。半导体接触垫包括多个外周围，各个外周围具有一侧壁，侧壁耦合于各个有源层。杂质是沿着外周围注入以形成多个外周围低电阻区域于接触垫上。接着在半导体接触垫构成的叠层中形成多个开口，开口暴露一用于对应的半导体接触垫上的层间导体的着陆区且定义一内周围于至少一半导体接触垫上。经由注入杂质以沿着内周围形成多个内周围低电阻区域用于层间导体接触，内周围低电阻区域系连续地且与对应的外周围低电阻区域重叠。【专利说明】
本
技术实现思路
是有关于一种高密度存储装置，且特别是有关于一种三维高密度存储装置中用以连接多层平面的。
技术介绍
三维(3D)存储装置的特征在于具有多层结构，且各层包括一存储单元的平面阵列。对于特定的三维叠层存储装置而言，多个有源层可包括多个有源条，依有源条的材料可配置为存储单元的位线或字线，并叠层成彼此间隔开来的脊形(ridge-like)结构。此些有源层可以由掺杂(P型或η型)或未掺杂的半导体材料制成。在此种三维存储装置中，多个存储单元可以设置于叠层的位线或字线以及与其交叉的字线或位线的多个交叉点(cross-point),以形成一个三维存储阵列。如上所述的存储装置记载于美国专利公开案第2012/0182806号案，专利技术名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(Memory Architectureof3D Array With Alternating Memory String Orientation and String SelectStructures)」，专利技术人为陈士弘与吕函庭；以及美国专利案第8，363，476号案，专利技术名称为「存储装置、其制造方法与操作方法(Memory Device, Manufacturing Method AndOperating Method Of The Same)」，专利技术人为陈士弘与吕函庭。以上两美国专利为本申请案的受让人所共同拥有且在此做为参照(incorporated by reference)。上述例子中，有源条(active strips) I禹合于各层的接触垫(pad)。接触垫配置成阶梯式(stairstep)结构以提供多个着陆区(landing area)至多个层间导体(interlayer conductor)。特别对于大型阵列，接触垫的电阻可能相对较高，因而减缓装置的操作。并且，跨过阵列而至各个有源条的多个电流路径可能彼此不同，使得控制电路(control circuitry)及感应电路(sensingcircuitry)更为复杂。因此，设计者们无不致力于开发研究一种三维存储装置的结构，藉此其中的多层彼此可链接，而使得装置的操作特性变异降低。
技术实现思路
一种三维装置的互连结构(interconnect structure)包括多个半导体接触垫形成的一叠层，各半导体接触垫分别耦合于对应的多个有源层中的多个有源材料条。叠层中的一个半导体接触垫具有一个外周围，外周围包括至少一侧壁耦合于一有源层。多个外周围低电阻区域沿着叠层中的半导体接触垫的外周围设置，而降低外周围低电阻区域的电阻至低于内部区域的电阻。叠层中的半导体接触垫亦具有多个开口，开口暴露一个以上接触垫上的一个以上着陆区。开口定义一内周围于一接触垫上。多个内周围低电阻区域亦可沿着叠层中的半导体接触垫的内周围设置，亦降低内周围低电阻区域的电阻至低于内部区域的电阻。根据本
技术实现思路
的实施例，外周围低电阻区域可以经由注入杂质并以一个以上远离法线方向的角度将杂质导入接触垫构成的图案化叠层中而形成。于一些实施例中，可以在形成外周围低电阻区域之后形成接触垫里的开口。经由注入杂质并以一个以上实质上的法线(垂直)角度导入杂质，可以沿着半导体接触垫的内周围而形成内周围低电阻区域，以降低内周围低电阻区域的电阻，以及降低各个暴露的着陆区的电阻，使此两者降低至低于半导体接触垫的内部区域的电阻。内周围低电阻区域至少包括着陆区，于一些实施例中，内周围低电阻区域更包括一重叠区域，与外周围低电阻区域重叠，而在对应的半导体接触垫上形成一个低电阻的通道。本
技术实现思路
的实施例相较于已知的技术具有许多优点。举例来说，本方法可以应用于用以接触具有例如至少四层以上的多层结构的导体结构的半导体接触垫叠层。各个半导体接触垫的接触区域的特征在于具有高导电性(conductance)用以提供高速操作。本
技术实现思路
的其他方面及优点系描述于以下的
技术实现思路
及权利要求范围。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:【专利附图】【附图说明】图1绘示一半导体装置的透视图，该半导体装置包括用于互连接触结构的半导体接触垫。图2~图13、图7A、图7B、图8A、图1OA~图13A及图13B绘示一三维半导体装置的导体结构的制造方法示意图。图14绘示一三维半导体装置的导体结构的制造方法流程图。图15绘示一集 成电路示意图，该集成电路包括具有行、列及平面译码电路的三维与非门(NAND)快闪存储阵列。【符号说明】100:三维半导体装置200、302、304、306:叠层211、213:半导体层210、212、214:绝缘层216:半导体衬底308:间隙311、313、356、402B、403B、404B、405B、412A、413A、414A、415A、612、614、616、618:半导体接触垫312、314:侧壁312a:第一侧壁312b:第二侧壁322a ~329a,322b ~329b、402、403、404、405、412、413、414、415:有源条402Cl、402C2、403C、404C、802a、802b、802c:开口409:串选择线栅极结构419:源极线端425-1 ~425-N:导体426、427:栅极选择线428:源极线452:存储材料层454:硅化物层604,902:杂质606:箭头608、904:法线610:衬底612:角度620,920:掩模702:外周围低电阻区域702a、702b:区域704、1004b、1004c、1004d:内部区域710a、710b:轮廓线804a,804b,804c,804d, 1204a, 1204bU204cU204d:着陆区806a、806b、806c:内周围958:平面译码器959:位线960:三维与非门快闪存储阵列961:列译码器962:字线963:行译码器964:串选择线965:总线966:方块967:数据汇流线968:方块969:状态机971:数据输入线972:数据输出线974:其他电路975:集成电路线1002a、1002b、1002c、1002d:内周围低电阻区域1102:绝缘充填材料1106:厚度1202a、1202b、1202c、1202d:接触开 口1302:导电材料1302b、1304b:区域ML1、ML2、ML3:金属线1400:流程图1402、1404、1406、1408、1410、1412、1414、1416、1418、1420:步骤【具体实施方式】以下是提出各种实施本文档来自技高网...

【技术保护点】
一种互连接触结构(interconnect contact structure)的制造方法，包括：形成由多个半导体接触垫构成的一叠层(stack of semiconductor pads)，这些半导体接触垫分别耦合于一电路的多个有源层，该叠层中的这些半导体接触垫具有多个外周围(outside perimeter)，各该外周围包括至少一侧壁耦合于各该有源层；沿着这些半导体接触垫的这些外周围形成多个外周围低电阻区域(outside perimeter lower resistance region)；形成多个开口于这些半导体接触垫构成的该叠层中，各该开口暴露对应的该半导体接触垫的一着陆区(landing area)，并定义多个内周围(inside perimeter)于这些半导体接触垫上，各该内周围与对应的各该半导体接触垫重叠(overlap)；以及沿着这些半导体接触垫的这些内周围形成多个内周围低电阻区域(inside perimeter lower resistance region)。

【技术特征摘要】
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【专利技术属性】
技术研发人员：施彦豪，萧逸璿，陈治平，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71