采用分段式页面配置的DRAM制造技术

采用分段式页面配置的DRAM。本描述指向具有多个行和多个列的动态随机存取存储器（DRAM）阵列。阵列进一步包括多个单元，其每个与列中的一个以及行中的一个相关联。每个单元包括电容器，该电容器选择性地耦连到其相关联列的位线使得当单元被选择时与位线共享电荷。存在用于每行的分段式字线电路，其是可控的以造成仅选择行中的单元的一部分。

【技术实现步骤摘要】
采用分段式页面配置的DRAM
技术介绍
常规动态随机存取存储器(DRAM)阵列具有大的页面大小一在行激活操作期间被读取到灵敏放大器中的位的数目。大的页面大小，典型的是8192位，是有益的因为其允许采用较少操作刷新整个阵列。另一方面，大的页面大小可能造成相当大的能耗。不必要的能量花费的一个示例是，典型地在读操作中，仅对页面中的少数(4-32)的位感兴趣。尽管如此，在常规DRAM中页面中的所有位线都被充电和放电以实施这类读取。所以当仅需要来自页面的一部分中的数据时却花费能量来读取整个页面。【附图说明】图1示意性地示出根据本描述的、具有分段式页面配置的示例性动态随机存取存储器(DRAM)阵列。图2示意性地描绘图1的DRAM阵列的列和相关联的结构。【具体实施方式】本描述指向可以以更节能的方式操作的动态随机存取存储器(DRAM)阵列。DRAM阵列被以行和列组织成单元(cell)的矩阵，使得每个单元唯一地与特定行和列相关联。DRAM阵列具有等于阵列中的列的数目的宽度，也称为页面宽度。配置DRAM阵列使得可实现某些操作使得仅影响列中的一些、或仅影响阵列的宽度的一部分。例如，阵列的行可具有分段式字线，使得每行具有多个局部字线。取代激活整行并从而花费能量以读取和还原可能并不感兴趣的位(即由于“过度获取(overfetch)”所浪费的能量)，可使用一个或多个被选择的局部字线以选择和读取仅与局部字线相关联的那些单元。不使用与未被选择的局部字线相关联的列，这对于如果使用所有的列将花费的能量而言提供能量的节约。具体地，那些未被选择的列的位线不需要被充电和放电以实施针对目标的读取。用于那些列的单元和空单元(dummy cell)也不需要还原。图1示出根据本描述的示例性DRAM阵列100。DRAM阵列100包括以行和列的矩阵所布置的存储单元，使得每个存储单元唯一地与特定行和列相关联。在图1的示例中，阵列具有r个行，其中的一个在图中的102处示出，阵列还具有8192个列(8千位(kilobit)的页面大小)。8192个列分组到每个256列的32个组或“子页面”中。元件的以标记为“空单元”的每个框为头的垂直堆栈与256个列的32个组中的一个相对应。因此，每列具有r个单元(阵列中的行的数目)，并且每行具有8192个单元(阵列中的列的数目)。在采用空单元的情况下，每列还将具有2个空单元，一奇一偶。行、列、单元和每组中的列的具体数目在示例中是任意的；可采用适合于实现方案的其他数目。图2示意性地示出DRAM阵列100的示例性列200。列200包括位线对一偶位线202和奇位线204—其耦连到灵敏放大器206。示图示出6个单元:4个普通存储单元208和2个空单元210。每个单元208具有电容器212，其经由栅极耦连到字线216的晶体管214耦连到位线中的一个，该字线216被置位以导通晶体管。单元208a和208c耦连到偶位线202，单元208b和208d耦连到奇位线204。单元208a和208c可因此称为“偶单元”，单元208b和208d称为“奇单元”。可类似地标明其相关联的字线，即216a和216c是偶字线，216b和216d是奇字线。空单元210包括电容器220、晶体管222和字线224的类似配置。空单元210a耦连到偶位线202，并且其和其空字线224a可因此称为“偶”。空单元210b和空字线224b反之称为“奇”。在读取存储在单元中的逻辑HI (高)和逻辑LO (低)值之前，位线202和204以及空单元210被预充电到逻辑HI电压的50%。为简洁起见，逻辑HI和逻辑LO在本文将分别称为Vdd和Vss。随后通过置位字线216中的一个来激活行，使得导通晶体管和造成存储在单元电容器上的逻辑HI或LO电压与预充电的位线共享。典型地，位线的电容与单元的电容相比相对高。因此，如果所存储的值是HI，那么在电荷共享之后产生的位线上的电压将略高于被预充电的50%值(Vdd/2加上小的量)。如果所存储的值是LO (Vss)，那么在电荷共享之后产生的电压将略小于50%值(Vdd/2减去小的量)。在特定字线216被置位的同时，互补的空字线224被置位。换句话说，如果偶行激活(线216a或216c)，那么奇空字线224b被置位以造成奇空单元将电荷共享到被预充电的奇位线204上，反之亦然。这时，位线中的一个略在Vdd/2之上或之下，分别反映单元中所存储的值是HI还是L0，而另一个由于预充电和空单元电容器上的Vdd/2值而处于Vdd/2。可能由于噪声和其他因素而存在一些移动，但空单元的使用在存在噪声和其他问题的情况下帮助在位线上产生精确可测量的差分信号。灵敏放大器随后被触发以捕捉差分信号并将小的差分转换成逻辑HI或LO输出，这取决于存储单元电容器上的值。列还可以可选地包括锁存器226以提供附加的存储位。例如，在正在实施影响灵敏放大器的刷新或预充电操作的同时，锁存器中的值可保持活动。除捕捉差分信号以外，灵敏放大器还满摆幅地(full swing)驱动位线以将电容器还原到其在破坏性读取之前存在的电荷级别。一旦跨单元电容器还原电荷，则单元的字线下降。[0011 ] 现在回到图1，配置DRAM阵列100使得某些DRAM命令仅影响阵列的宽度的被选择的部分。依据阵列的列，可实现控制以控制在字线置位、位线预充电、灵敏放大器操作、锁存器控制、列选择和其他所命令的DRAM操作期间涉及DRAM阵列的哪些列。依据给定的行，该控制可被理解为创建其中DRAM命令仅影响行的一部分的条件。DRAM阵列100包括32个子页面，在示图顶部标明为“子页面O”到“子页面31”。每个子页面包括256个列的组。每列参考图2来描述一即每列具有耦连到与灵敏放大器112连接的位线对110的空单元106和普通存储单元108。如所示，一个或多个锁存器114也可被包括在每列中以存储灵敏放大器输出并因此提供一个或多个附加的存储位。为了简化示图，仅在第一子页面上标明参考数字并且每列仅示出单个锁存器。在行的级别，采用分段式字线实现子页面配置。具体地，每行具有分段式字线电路，其包括全局字线和多个局部字线。每个局部字线与阵列的子页面中的一个相关联。具体参考行102，分段式字线电路104包括全局字线(gwlO )和32个局部字线Iwl0.0到Iwl0.31。此外，如下文将描述的，分段式字线电路是可控的以造成仅选择阵列的活动行中的单元的一部分(例如仅导通被选择的子页面中的单元晶体管)。解码和选择功能由为各操作选择行、子页面和列的一个或多个解码器来实施。在呈现的示例中，DRAM阵列100包括行解码器120、子页面解码器122和列选择器124。DRAM阵列100因此采用行、子页面和列字段来加以寻址。典型地，一次仅选择一个行，所以在具有256个行的阵列的情况中，行字段将是8位宽。如果一次仅选择一个子页面，那么32个子页面将采用5位字段来加以寻址，但其中一次选择多于一个子页面的实现方案是可能的。更进一步地，使阵列的所有子页面被选择有时是可取的。可采用8位字段对子页面内的256个个体列加以寻址以选择单个列。可针对其中选择多个列的多I/O配置提供附加命令带宽。现在将描述行激活操作，其中单元电荷被读取到位线上，位线值被感测，并且单元本文档来自技高网...

【技术保护点】
一种动态随机存取存储器（DRAM）阵列，包括：多个行；多个列；多个单元，每个与所述列中的一个并与所述行中的一个相关联，其中每个单元包括电容器，所述电容器选择性地耦连到其相关联列的位线使得当所述单元被选择时与所述位线共享电荷；以及用于每行的分段式字线电路，所述分段式字线电路是可控的以造成仅选择该行中的所述单元的一部分。

【技术特征摘要】
2013.02.07 US 13/761,9961.一种动态随机存取存储器(DRAM)阵列，包括: 多个行； 多个列； 多个单元，每个与所述列中的一个并与所述行中的一个相关联，其中每个单元包括电容器，所述电容器选择性地耦连到其相关联列的位线使得当所述单元被选择时与所述位线共享电荷；以及 用于每行的分段式字线电路，所述分段式字线电路是可控的以造成仅选择该行中的所述单元的一部分。2.根据权利要求1所述的DRAM阵列，其中针对每行，所述分段式字线电路包括: 全局字线；以及 多个局部字线，其每 个与所述全局字线以及所述行中的所述单元的相关联子页面耦连，其中给定的子页面的所述单元被选择以通过以下各项与其位线共享电荷:(i)置位所述全局字线以及(ii)采用被置位的子页面选择信号对被置位的全局字线进行门控以置位与单元的所述给定的子页面耦连的所述局部字线。3.根据权利要求1所述的DRAM阵列，进一步包括解码器，其配置为生成子页面选择信号，所述子页面选择信号控制在所命令的DRAM操作中涉及所述DRAM阵列的哪些位线。4.根据权利要求3所述的DRAM阵列，其中所述所命令的DRAM操作是使行中的单元与其相关联列的所述位线共享其电容器的所述电荷的命令，所述子页面选择信号因此控制在这类电荷共享中涉及哪些位线。5.根据权利要求3所述的DRAM阵列，其中所述所命令的DRAM操作是对位线进行预充电的命令，所述子页面选择信号因此控制哪些位线被预充电。6.根据权利要求3所述的DRAM阵列，进一步包括，针对每列，灵敏放大器耦连到所述列的位线，并且其中所述所命令的DRAM操作是使能所述灵敏放大器以感测在其所耦连的位线上的电荷级别的命令，所述子页面选择信号因此控制哪些灵敏放大器实施这类电荷感测。7.根据权利要求6所述的DRAM阵列，其中所述灵敏放大器配置为生成对已与所述位线共享电荷的单元正存储了逻辑HI还是逻辑LO电压电平的输出指示。8.根据权利要求7所述的DRAM阵列，进一步包括锁存器，其耦连到所述灵敏放大器中的每一个，并可操作以存储所述灵敏放大器的所述输出。9.一种动态随机存取存储器(DRAM)阵列，包括: 多个行； 多个列； 多个单元，每个与所述列中的一个并与所述行中的一个相关联；以及 解码器，其配置为生成子页面选择信号，所述子页面选择信号控制在所命令的DRAM操作中涉及所述DRAM阵列的哪些列。10.根据权利要求9所述的DRAM阵列，其中每个单元包括电容器，所述电容器选择性地耦连到其相关联列的位线使得当所述单元被选择时与所述位线共享电荷，并且其中所述所命令的D...

【专利技术属性】
技术研发人员：威廉·詹姆斯·达利，
申请(专利权)人：辉达公司，
类型：发明
国别省市：美国;US