一种信号逻辑控制器的输入输出装置及信号逻辑控制器制造方法及图纸

本发明专利技术公开了一种信号逻辑控制器的输入输出装置及信号逻辑控制器，所述输入输出装置包括：输入装置和/或输出装置；所述输入装置包括N个级联的输入模块；所述输出装置包括M个级联的输出模块；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：差分接收器Ⅰ；差分驱动器Ⅰ；差分接收器Ⅱ；移位寄存器Ⅰ和移位寄存器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：差分接收器Ⅲ；差分驱动器Ⅲ；差分接收器Ⅳ；移位寄存器Ⅲ和移位寄存器Ⅳ；本发明专利技术便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求。

【技术实现步骤摘要】
一种信号逻辑控制器的输入输出装置及信号逻辑控制器
本专利技术涉及输入输出控制
，具体为一种信号逻辑控制器的输入输出装置及信号逻辑控制器。
技术介绍
信号逻辑控制器是起重机行业代替PLC来实现对输入输出点信息采集和信号控制的电子控制设备。目前，现有技术中起重机行业的信号逻辑控制器所采用的输入输出装置为简单的并行通讯结构，即有多少IO点便连接多少并行的排线，且没有IO级联功能，这样使得可用的IO点数有限，不利于现场编程，同时占用PCB布板面积大，占用中央处理器芯片的引脚资源多，维护成本高，设备体积大，无法实现灵巧的模块化结构，很多情况IO资源都不能满足使用需求。
技术实现思路
本专利技术针对以上问题的提出，而研制一种占用中央处理器的引脚资源少、体积小的信号逻辑控制器的输入输出装置及信号逻辑控制器。本专利技术的技术手段如下：一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，包括：输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空；进一步地，所述移位寄存器Ⅰ和移位寄存器Ⅱ采用74HC165芯片；进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ采用74HC594芯片；进一步地，所述差分接收器Ⅰ、差分接收器Ⅱ、差分接收器Ⅲ和差分接收器Ⅳ采用26LS32芯片；进一步地，所述差分驱动器Ⅰ、差分驱动器Ⅱ、差分驱动器Ⅲ和差分驱动器Ⅳ采用26LS31芯片；进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过屏蔽双绞线连接中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端均通过屏蔽双绞线连接上一级输入子模块包括的差分驱动器Ⅱ的输出端；进一步地，第一级的输出子模块包括的差分接收器Ⅳ的输入端通过屏蔽双绞线连接所述中央处理器，其余M-1级的输出子模块包括的差分接收器Ⅳ的输入端均通过屏蔽双绞线连接上一级输出子模块包括的差分驱动器Ⅳ的输出端；进一步地，所述移位寄存器Ⅲ和移位寄存器Ⅳ的并行输出端通过继电器输出电路与被控设备输入端口相连接；进一步地，第N级的输入子模块包括的差分驱动器Ⅱ的输出端通过触发反相器连接所述中央处理器。一种信号逻辑控制器，包括上述任一项所述的输入输出装置；N个输入模块所包括的2N个输入子模块构成两路输入级联结构；M个输出模块所包括的2M个输出子模块构成两路输出级联结构；所述中央处理器还对被控设备通过两路输入级联结构输入的数据信号是否一致进行比较，当不一致时所述中央处理器产生报警信息。由于采用了上述技术方案，本专利技术提供的一种信号逻辑控制器的输入输出装置及信号逻辑控制器，包括采用级联结构的输入装置和/或输出装置，便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求，应用灵活，结构小巧，利于现场编程，更具市场竞争力，解决了现有技术中信号逻辑控制器所采用的输入输出装置为简单的并行通讯结构，进而使得可用的IO点数有限的问题。附图说明图1是本专利技术所述信号逻辑控制器的输入输出装置的结构框图；图2是本专利技术所述输入模块的结构框图；图3是本专利技术所述输出模块的结构框图；图4是本专利技术所述信号逻辑控制器的结构框图。具体实施方式如图1至图3所示的一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，包括：输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的本文档来自技高网...

【技术保护点】
一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，其特征在于包括：输入装置和/或输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N‑1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N‑1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M‑1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M‑1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空。...

【技术特征摘要】
1.一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，其特征在于包括：输入装置和输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N-1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N-1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模...

【专利技术属性】
技术研发人员：张蔚，路忠良，常义冬，祝庆军，
申请(专利权)人：大连美恒时代科技有限公司，
类型：发明
国别省市：辽宁;21