二极管、ESD保护电路及其制造方法技术

本发明专利技术提供了一种二极管、ESD保护电路、制造二极管的方法以及同时制造二极管和PLDMOS晶体管的方法。所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在N型阱区域和P型掺杂区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成连接结构以电结合N型掺杂区域和第一电极。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种二极管、ESD保护电路、制造二极管的方法以及同时制造二极管和PLDMOS晶体管的方法。所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在N型阱区域和P型掺杂区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成连接结构以电结合N型掺杂区域和第一电极。【专利说明】二极管、ESD保护电路及其制造方法本申请要求于2013年I月25日在韩国知识产权局提交的第10-2013-0008397号韩国专利申请的优先权，该申请的公开通过引用被全部包含于此。
本专利技术构思涉及一种二极管、一种包括该二极管的静电放电(ESD)保护电路及一种制造该二极管的方法。
技术介绍
横向扩散金属氧化物半导体(LDMOS)晶体管具有快速切换响应和高输入阻抗，因此LDMOS晶体管被广泛用在功率器件应用中。当栅极和漏极之间的电位差是大约几十V时，确定LDMOS晶体管的栅氧化物的厚度使得栅极和源极之间的电位差变为大约5V。因此，利用LDMOS晶体管的栅氧化物的MOS电容器没有直接结合在其栅极施加有高电压的LDMOS晶体管的栅极和漏极之间。
技术实现思路
根据本专利技术构思的示例性实施例，一种二极管包括N型阱区域、P型漂移区域、阴极电极、阳极电极以及隔离结构。N型阱区域设置在N型外延层中。P型漂移区域设置在N型外延层中并且与N型阱区域分隔开。阴极电极包括第一电极和与第一电极电结合的N型掺杂区域。N型阱区域仅包括N型掺杂区域并且不包括P型掺杂区域。第一电极设置在N型外延层上。阳极电极包括P型掺杂区域。P型掺杂区域设置在P型漂移区域中。隔离结构设置在P型漂移区域中并设置在N型阱区域和P型掺杂区域之间。阴极电极的第一电极与隔离结构的一部分叠置。第一电极对应于P型LDMOS晶体管的栅极。二极管的N型阱区域、P型漂移区域、P型掺杂区域和隔离结构分别对应于P型LDMOS晶体管的N型阱区域、P型漂移区域、漏极区域以及隔离结构。根据本专利技术构思的示例性实施例，一种静电放电(ESD)保护电路包括N型横向扩散金属氧化物半导体(LDMOS)晶体管、二极管和电阻器。N型LDMOS晶体管包括栅极、源电极和漏电极。源电极结合到施加有第一电压的第一焊盘。漏电极结合到施加有高于第一电压的第二电压的第二焊盘。二极管包括N型阱区域、P型漂移区域、阴极电极、阳极电极以及隔离结构。阴极电极结合到第二焊盘。阳极电极结合到N型LDMOS晶体管的栅极。电阻器包括结合到N型LDMOS晶体管的栅极的第一端子以及结合到第一焊盘的第二端子。根据本专利技术构思的示例性实施例，提供一种制造二极管的方法，所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在P型掺杂区域和N型阱区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成电结合N型掺杂区域和第一电极的连接结构。在N型外延层中同时形成二极管的第一 N型阱区域和PLDMOS的第二 N型阱区域。在N型外延层中同时形成二极管的第一 P型漂移区域和PLDMOS的第二 P型漂移区域。在第一 N型阱区域中形成二极管的第一 N型掺杂区域并且在第二 N型阱区域中同时形成PLDMOS的第二N型掺杂区域。第一N型掺杂区域的面积大于第二N型掺杂区域的面积。在第二N型阱区域中形成PLDMOS的第二 P型掺杂区域。在第一 N型阱区域中没有形成对应的第一P型掺杂区域。在第一 P型漂移区域中形成二极管的第三P型掺杂区域并且在第二 P型漂移区域中同时形成PLDMOS的第四P型掺杂区域。在第一 P型漂移区域中形成二极管的第一隔离结构。在第二 P型漂移区域中同时形成PLDMOS的第二隔离结构。第一隔离结构设置在第三P型掺杂区域和第一N型阱区域之间。第二隔离结构设置在第四P型掺杂区域和第二 N型阱区域之间。在N型外延层的第一部分上形成二极管的第一电极并且在N型外延层的第二部分上同时形成PLDMOS的栅极。N型外延层的第一部分设置在第一 N型阱区域和第一P型漂移区域之间。第一电极叠置第一隔离结构的一部分。N型外延层的第二部分设置在第二N型阱区域和第二P型漂移区域之间。栅极叠置第二隔离结构的一部分。第一连接结构电结合第一N型掺杂区域和第一电极以形成二极管。【专利附图】【附图说明】通过参考附图来详细描述本专利技术构思的示例性实施例，本专利技术构思的这些和其它特征将变得更明显，在附图中:图1是示出根据示例性实施例的二极管的剖视图；图2是示出图1中的二极管的等效电路的示意图；图3是示出P型LDMOS晶体管的剖视图；图4是示出图3中的P型LDMOS晶体管的等效电路的示意图；图5至图13是用于描述根据示例性实施例的制造二极管的方法的剖视图；图14是示出根据示例性实施例的静电放电(ESD)保护电路的电路图；图15是示出根据示例性实施例的ESD保护电路的剖视图；图16是示出根据示例性实施例的ESD保护电路的性能的示意图；图17是示出根据示例性实施例的ESD保护电路的剖视图；图18是用于描述制造图17中的二极管的方法的剖视图；图19、图20和图21是示出根据示例性实施例的ESD保护电路的剖视图；图22和图23是用于描述制造图21中的二极管的方法的剖视图；图24是示出半导体存储装置中的输入-输出焊盘部件的示例性布局的示意图；图25是用于描述图24中的输入-输出焊盘部件的垂直结构的示意图；图26是示出图24中的输入-输出焊盘部件中的示例性电源焊盘区域的示意图；图27和图28是示出根据示例性实施例的半导体封装件的示意图。【具体实施方式】下面将参照附图来详细描述本专利技术构思的示例性实施例。然而，本专利技术构思可以以不同的形式来实施并且不应被解释为受限于这里阐述的实施例。在附图中，为了清楚起见，可能夸大了层和区域的厚度。还将理解的是，当层被称为“在”另一层或基底“上”时，它可以直接在另一层或基底上，或者也可能存在中间层。贯穿整个说明书和附图，相同的附图标记可以指示相同的元件。将理解的是，当元件被称为“连接”或“结合”到另一个元件时，它可能直接连接或结合到所述另一元件或者可能存在中间元件。图1是示出根据示例性实施例的具有高击穿电压的二极管的剖视图，图2是示出图1中的二极管的等效电路的示意图。参照图1和图2，二极管1000包括阴极电极ECTH和阳极电极ΕΑΝ。在本公开中，电极可以指单独的掺杂区域或除了掺杂区域之外的垂直接触和/或金属图案。一个电极可以包括形成等电位组件的一个或多个结构。阴极电极ECTH至少包括第一电极610和形成在N型阱区域(NWL) 320中的N型掺杂区域420。阳极电极EAN至少包括形成在P型漂移区域(PDFO310中的P型掺杂区域410。如参照图3和图4所描述的，晶体管1000具有LDMOS晶体管的改进本文档来自技高网...

【技术保护点】
一种二极管，所述二极管包括：N型阱区域，设置在N型外延层中；P型漂移区域，设置在N型外延层中，其中，P型漂移区域与N型阱区域分隔开；阴极电极，包括第一电极和N型掺杂区域，其中，N型掺杂区域电结合到第一电极，N型阱区域仅包括N型掺杂区域并且不包括P型掺杂区域，第一电极设置在N型外延层上；阳极电极，包括P型掺杂区域，其中，P型掺杂区域设置在P型漂移区域中；以及隔离结构，设置在P型漂移区域中，其中，隔离结构设置在N型阱区域和P型掺杂区域之间，其中，阴极电极的第一电极与隔离结构的一部分叠置，其中，第一电极对应于P型横向扩散金属氧化物半导体晶体管的栅极，其中，二极管的N型阱区域对应于P型横向扩散金属氧化物半导体晶体管的N型阱区域，二极管的P型漂移区域对应于P型横向扩散金属氧化物半导体晶体管的P型漂移区域，二极管的P型掺杂区域对应于P型横向扩散金属氧化物半导体晶体管的漏极区域，二极管的隔离结构对应于P型横向扩散金属氧化物半导体晶体管的隔离结构。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高在赫，金汉求，高民昌，金昌洙，全暻基，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR