接触孔插塞的制造方法技术

本发明专利技术提供一种接触孔插塞的制造方法。上述方法包括提供半导体基板；沉积导电牺牲层；于导电牺牲层上形成硬遮罩图案；移除未被硬遮罩图案覆盖的导电牺牲层，直到半导体基板的电晶体结构顶部的氧化保护层暴露出来为止；移除未被硬遮罩图案覆盖的导电牺牲层，形成底部互连的导电牺牲图案；于导电牺牲图案的侧壁上形成氧化保护层；移除未被硬遮罩图案覆盖的部分氧化保护层和导电牺牲图案；移除未被硬遮罩图案覆盖的导电牺牲图案的底部，以形成导电牺牲柱。本发明专利技术提供的一种接触孔插塞的制造方法，其具有高深宽比且具有垂直的侧壁轮廓，以改善已知技术的缺点。

【技术实现步骤摘要】
【专利摘要】本专利技术提供一种。上述方法包括提供半导体基板；沉积导电牺牲层；于导电牺牲层上形成硬遮罩图案；移除未被硬遮罩图案覆盖的导电牺牲层，直到半导体基板的电晶体结构顶部的氧化保护层暴露出来为止；移除未被硬遮罩图案覆盖的导电牺牲层，形成底部互连的导电牺牲图案；于导电牺牲图案的侧壁上形成氧化保护层；移除未被硬遮罩图案覆盖的部分氧化保护层和导电牺牲图案；移除未被硬遮罩图案覆盖的导电牺牲图案的底部，以形成导电牺牲柱。本专利技术提供的一种，其具有高深宽比且具有垂直的侧壁轮廓，以改善已知技术的缺点。【专利说明】
本专利技术是有关于一种，特别是有关于一种接触孔插塞的蚀刻轮廓的控制方法。
技术介绍
在奈米半导体工艺中，随着世代微缩工艺的演进，对于蚀刻轮廓(profile)控制能力势必面对挑战。在已知技术中，多利用化学性蚀刻方式来进行多晶硅蚀刻(polyetching)工艺,也因此垂直的蚀刻轮廓(vertical Profile)是半导体发展所需克服的难题。在已知的动态存取存储器(DRAM)是利用反转式接触孔插塞(reverse contactplug process)工艺来制造具有高深宽比的接触孔插塞工艺。上述反转式接触孔插塞先利用蚀刻多晶硅材料的方式形成多晶硅柱来定义接触孔的形状，再将氧化介电层填入多晶硅柱之间的间隙。再通过多晶硅对于氧化介电层的极佳选择比将多晶硅柱移除以形成接触孔。然而，典型的多晶硅蚀刻工艺是利用氟、溴化氢和氧气为蚀刻气体，且通过溴化氢/氧气比值(HBr/02ratiO)调整蚀刻轮廓。调低溴化氢/氧气比值可得到较垂直的蚀刻轮廓但郄会造成底部多晶硅的化合物残留而蚀刻停止(etching stop)，产生接触孔插塞短路(contact-to-contact short)的问题。另外，为改善接触孔插塞短路问题而调高溴化氢/氧气比值时，多晶娃柱会出现缺口轮廓(profile notching)而造成多晶娃柱断裂及接触孔插塞电性阻值升高的风险，进而对元件良率或电性产生不良的后果。
技术实现思路
因此，在此
中，有需要一种，其具有高深宽比且具有垂直的侧壁轮廓，以改善已知技术的缺点。本专利技术的一实施例提供一种，包括提供一半导体基板，其中设置有沿一第一方向延伸的多个隔绝物，且其中上述半导体基板具有沿一第二方向延伸的多个电晶体结构；全面性沉积一导电牺牲层；于上述导电牺牲层上形成的多个硬遮罩图案，上述多个硬遮罩图案沿上述第一方向和一第二方向排列成一阵列；使用一第一蚀刻气体，进行一第一非等向性蚀刻工艺，移除未被上述些硬遮罩图案覆盖的部分上述导电牺牲层，直到上述多个电晶体结构顶部的氧化保护层暴露出来为止；使用一第二蚀刻气体，进行一第二非等向性蚀刻工艺，移除未被上述多个硬遮罩图案覆盖的部分上述导电牺牲层，以形成多个导电牺牲图案，其中上述多个导电牺牲图案的多个个底部彼此相连；进行一氧化工艺，以分别于上述多个导电牺牲图案的侧壁上形成多个氧化保护层；使用一第三蚀刻气体，进行一第三非等向性蚀刻工艺，从未被上述多个硬遮罩图案覆盖的上述多个导电牺牲图案的多个侧壁和上述多个底面上移除部分上述多个氧化保护层以及部分上述多个导电牺牲图案；使用一第四蚀刻气体，进行一第四非等向性蚀刻工艺，移除未被上述多个硬遮罩图案覆盖的上述多个导电牺牲图案的彼此相连的上述多个底部，以形成彼此分离的多个导电牺牲柱。本专利技术提供的一种，形成具高深宽比且具垂直侧壁的导电牺牲柱，并可避免已知工艺产生接触孔插塞短路或接触孔插塞阻值过高的问题，且提升元件的电性或良率。【专利附图】【附图说明】图1a为本专利技术实施例的的上视示意图。图1b为本专利技术实施例的沿图1a的A-A’切线的剖面示意图。图1c为本专利技术实施例的沿图1a的B-B’切线的剖面示意图。图2a为本专利技术实施例的的上视示意图。图2b为本专利技术实施例的沿图2a的A_A’切线的剖面示意图。图2c为本专利技术实施例的沿图2a的B_B’切线的剖面示意图。图3a为本专利技术实施例的的上视示意图。图3b为本专利技术实施例的沿图3a的A_A’切线的剖面示意图。图3c为本专利技术实施例的沿图3a的B_B’切线的剖面示意图。图4、图5、图6、图7、图8、图9为本专利技术实施例的接触孔插塞沿图3a的A_A’切线的后续工艺步骤的剖面示意图。500?接触孔插塞；200?半导体基板；201?浅沟槽隔绝物；202?表面；204?绝缘垫层；206?导电牺牲层；206a、206b、206c?导电牺牲图案；208?硬遮罩图案；210、210a、210b、210c、210cT 沟槽；212、212a、212b、212c?底面；214、222?侧壁；216、216a?氧化保护层；220"导电牺牲柱；226?电晶体结构；228?氧化层；232~介电材料；232a~介电层；240-接触孔开口 ；302~第一方向；304~第二方向；Η1、Η2、Η3 ~深度；Τ1- 厚度【具体实施方式】图1a为本专利技术实施例的接触孔插塞500的制造方法的上视示意图。图1b为本专利技术实施例的沿图1a的Α-Α’切线的剖面示意图。图1c为本专利技术实施例的沿图1a的Β-Β’切线的剖面示意图。图2a为本专利技术实施例的接触孔插塞500的制造方法的上视示意图。图2b为本专利技术实施例的沿图2a的A-A’切线的剖面示意图。图2c为本专利技术实施例的沿图2a的B-B’切 线的剖面示意图。图3a为本专利技术实施例的接触孔插塞500的制造方法的上视示意图。图3b为本专利技术实施例的沿图3a的A-A’切线的剖面示意图。图3c为本专利技术实施例的沿图3a的B-B’切线的剖面示意图。另外，图4、图5、图6、图7、图8、图9为本专利技术实施例的接触孔插塞沿图3a的A_A’切线的后续工艺步骤的剖面示意图。如图1alc所示，提供一半导体基板200。本专利技术实施例的接触孔插塞500可做为动态存取存储器(DRAM)的位元线或字元线的接触孔插塞，且本专利技术实施例的接触孔插塞500具高深宽比，例如大于或等于7:1。然而在其他实施例中，接触孔插塞500也可作为其他元件的接触孔插塞。在本专利技术一实施例中，半导体基板200可为硅基板。半导体基板200可植入P型或η型掺质，以针对设计需要改变其导电类型。如图1b图所示，半导体基板200中具有沿一第一方向302(位元线方向)延伸的多个沟槽(位于浅沟槽隔绝物201的占据位置)，且多个浅沟槽隔绝物201是分别设置于沿第一方向302延伸的多个沟槽中，上述浅沟槽隔绝物201是用以将位于上述沟槽中的多个位元线(图未显示)彼此隔绝。另外，如图1c所示，半导体基板200具有沿一第二方向304(字元线方向)延伸的多个电晶体结构226。在本专利技术一实施例中，电晶体结构226为一垂直电晶体结构，此处的垂直是指与半导体基板200的表面202的法线方向垂直。垂直电晶体结构的栅极是位于垂直电晶体结构的垂直侧壁上，其用来作为字元线。上述浅沟槽隔绝物201和电晶体结构226是位于不同的垂直高度，通过多个的浅沟槽隔绝物201彼此隔开。如图1b所示，半导体基板200的表面202上设置有一绝缘垫层204，其用以在半导体基板200的表面202的法线方向上隔绝位元线和电晶体结构226，且用以作为后续形成的导电牺牲柱的蚀刻停止层。在本专利技术一实施例中，绝缘垫层204可为本文档来自技高网...

【技术保护点】
一种接触孔插塞的制造方法，其特征是，所述接触孔插塞的制造方法包括下列步骤：提供一半导体基板，其中设置有沿一第一方向延伸的多个隔绝物，且其中所述半导体基板具有沿一第二方向延伸的多个电晶体结构；全面性沉积一导电牺牲层；于所述导电牺牲层上形成多个硬遮罩图案，所述多个硬遮罩图案沿所述第一方向和所述第二方向排列成一阵列；使用一第一蚀刻气体，进行一第一非等向性蚀刻工艺，移除未被所述多个硬遮罩图案覆盖的部分所述导电牺牲层，直到所述多个电晶体结构顶部的氧化保护层暴露出来为止；使用一第二蚀刻气体，进行一第二非等向性蚀刻工艺，移除未被所述多个硬遮罩图案覆盖的部分所述导电牺牲层，以形成多个导电牺牲图案，其中所述多个导电牺牲图案的多个底部彼此相连；进行一氧化工艺，以分别于所述多个导电牺牲图案的侧壁上形成多个氧化保护层；使用一第三蚀刻气体，进行一第三非等向性蚀刻工艺，从未被所述多个硬遮罩图案覆盖的所述多个导电牺牲图案的多个侧壁和所述多个底面上移除部分所述多个氧化保护层以及部分所述多个导电牺牲图案；以及使用一第四蚀刻气体，进行一第四非等向性蚀刻工艺，移除未被所述多个硬遮罩图案覆盖的所述多个导电牺牲图案的彼此相连的所述多个底部，以形成彼此分离的多个导电牺牲柱。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陈盈豪，杨崇铭，涂世升，廖春成，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71