电阻式存储元件制造技术

本发明专利技术公开了一种电阻式存储元件，包括介电层、导体层、底电极、顶电极及可变电阻层。介电层配置于基底上。介电层具有由下部开口与上部开口所构成的第一开口。导体层填满下部开口。底电极配置于上部开口的底面与至少部分侧壁上。顶电极配置于上部开口中。可变电阻层配置于底电极与顶电极之间。

【技术实现步骤摘要】
电阻式存储元件
本专利技术是有关于一种半导体元件，且特别是有关于一种电阻式存储元件。
技术介绍
非易失性存储体具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储元件。目前，电阻式随机存取存储体（resistiverandomaccessmemory，RRAM）是业界积极发展的一种非易失性存储体，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，在未来个人电脑和电子设备上极具应用潜力。然而，在大量生产RRAM之前，仍有许多挑战亟待克服。其中一个挑战是RRAM的操作电流-电压（I-V）特性的变异，所述变异是来自顶电极与底电极之间的多个可能的导电细丝（filament）形成路径。较大的电极会产生较多可能的导电细丝形成路径，其会增加RRAM的操作I-V特性的变异。为了使这些变异减到最少，最直接的作法就是缩小电极。然而，由于微影解析度的限制，很难进一步地缩小电极。另一方面，传统RRAM的制造方法至少需要两个图案化步骤。首先，进行第一个图案化步骤，于介电层中形成导体插塞。接着，进行第二个图案化步骤，于导体插塞上形成由底电极、可变电阻层以及顶电极所构成的可变电阻记忆胞。两个不同的图案化步骤具有各自的关键尺寸（criticaldimension；CD）变异。此外，需要考虑两个图案化步骤之间的对准误差。上述两个原因将增加电阻式记忆胞的尺寸。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种电阻式存储元件，可减少其I-V特性的变异并缩小其记忆胞尺寸。本专利技术提供一种电阻式存储元件，其包括介电层、导体层、底电极、顶电极及可变电阻层。介电层配置于基底上。介电层具有由下部开口与上部开口所构成的第一开口。导体层填满下部开口。底电极配置于上部开口的底面与至少部分侧壁上。顶电极配置于上部开口中。可变电阻层配置于底电极与顶电极之间。在本专利技术的一实施例中，上述的下部开口与上部开口的侧壁切齐。在本专利技术的一实施例中，上述的底电极裸露出上部开口的侧壁的上部分。在本专利技术的一实施例中，上述的底电极于上部开口的侧壁上的厚度小于底电极于上部开口的底面上的厚度。在本专利技术的一实施例中，上述的介电层更具有第二开口，导体层更填满第二开口。在本专利技术的一实施例中，上述的第一开口及第二开口贯穿介电层。在本专利技术的一实施例中，上述的电阻式存储元件还包括金属层，所述金属层配置于介电层上并与顶电极及第二开口中的导体层电性连接。在本专利技术的一实施例中，上述的底电极配置于上部开口的底面与整个侧壁上。在本专利技术的一实施例中，上述的底电极于上部开口的侧壁上的厚度等于底电极于上部开口的底面上的厚度。在本专利技术的一实施例中，上述的可变电阻层更延伸配置于第一开口周围的介电层上。在本专利技术的一实施例中，上述的介电层更具有第二开口，导体层更填满第二开口。在本专利技术的一实施例中，上述的第一开口及第二开口贯穿介电层。在本专利技术的一实施例中，上述的可变电阻层裸露出第二开口中的导体层。在本专利技术的一实施例中，上述的电阻式存储元件还包括金属层，所述金属层配置于介电层上并与顶电极及第二开口中的导体层电性连接。在本专利技术的一实施例中，上述的导体层与介电层下方的另一导体层电性连接。在本专利技术的一实施例中，上述的另一导体层包括掺杂区、多晶硅层或金属层。基于上述，本专利技术的电阻式存储元件是通过自对准工艺而形成的，因此可避免现有的对准误差问题，轻易达成小元件尺寸的需求。此外。由于本专利技术的电阻式存储元件具有较小的顶电极，因此可减少可能的导电细丝形成路径，降低RRAM的操作I-V特性的变异。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1A至1E为依据本专利技术第一实施例所绘示的电阻式存储元件的制造方法的剖面示意图。图2A至2E为依据本专利技术第二实施例所绘示的电阻式存储元件的制造方法的剖面示意图。其中，附图标记说明如下：10、20：电阻式存储元件100、200：基底101、201：掺杂区102、202：介电层103、203：下部开口104、204：第一开口105、205：上部开口106、206：第二开口108、208：导体层110a、210：底电极112a、212a：可变电阻层114a、214a：顶电极118、218：金属层111：牺牲层110：底电极材料层112、212：可变电阻材料层114、214：顶电极材料层116、216：可变电阻记忆胞A：操作区域具体实施方式第一实施例图1A至1E为依据本专利技术第一实施例所绘示的电阻式存储元件的制造方法的剖面示意图。请参照图1A，于基底100上形成介电层102。基底100可为半导体基底，例如硅基底。介电层102的材料包括氧化硅、氮化硅或氮氧化硅，且其形成方法包括进行化学气相沉积法（CVD）。此外，介电层102具有贯穿介电层102的第一开口104及第二开口106。第一开口104由下部开口103及上部开口105所构成，且下部开口103与上部开口105的侧壁切齐。形成第一开口104及第二开口106的方法包括进行微影蚀刻的图案化步骤。接着，于第一开口104及第二开口106中填入导体层108。导体层108的材料包括钨。特别注意的是，导体层108填满第二开口106以及第一开口104的下部开口103。导体层108的形成方法包括于基底100上形成导体材料层（未绘示），且导体材料层填满第一开口104及第二开口106。接着，进行图案化步骤，移除第一开口104的上部开口105中的导体材料层。此外，导体层108可与介电层102下方的另一导体层电性连接。在一实施例中，所述另一导体层可以为基底100中的掺杂区101，如图1A所示。在另一实施例中，所述另一导体层也可以为基底100上的多晶硅栅极或金属层（未绘示）。请参照图1B，于基底100上形成底电极材料层110。底电极材料层110的材料包括氮化钛，且其形成方法包括进行物理气相沉积法（PVD）。由于物理气相沉积法的阶梯覆盖效应，底电极材料层110于上部开口105的侧壁上的厚度会小于底电极材料层110于上部开口105的底面上的厚度。接着，于介电层102上形成牺牲层111，且牺牲层111填入上部开口105中。牺牲层111的材料例如是光阻或氧化硅。请参照图1C，移除部分牺牲层111，直到裸露出底电极材料层110的上表面。移除部分牺牲层111的方法包括进行化学机械研磨法（CMP）。然后，移除部分底电极材料层110以形成底电极110a。底电极110a裸露出介电层102的上表面及上部开口105的侧壁的上部分。移除部分底电极材料层110的方法包括进行湿蚀刻法。之后，移除剩余的牺牲层111。请参照图1D，于基底100上形成可变电阻材料层112及顶电极材料层114，且可变电阻材料层112及顶电极材料层114填入上部开口105中。可变电阻材料层112的材料包括过渡金属氧化物（例如HfO2或ZrO2），且其形成方法包括进行原子层沉积法（ALD）。顶电极材料层114的材料包括氮化钛（例如Ti/TiN），且其形成方法包括进行原子层沉积法、物理气相沉积法或化学气相沉积法。请参照图1E，移除上部开口105外的可变电阻材料层112及顶电极材料层114，以形成可变电阻层112本文档来自技高网...

【技术保护点】
一种电阻式存储元件，包括：介电层，配置于基底上，所述介电层具有由下部开口与上部开口所构成的第一开口；导体层，填满所述下部开口；底电极，配置于所述上部开口的底面与至少部分侧壁上；顶电极，配置于所述上部开口中；以及可变电阻层，配置于所述底电极与所述顶电极之间。

【技术特征摘要】
1.一种电阻式存储元件，包括：介电层，配置于基底上，所述介电层具有由下部开口与上部开口所构成的第一开口；导体层，填满所述下部开口；底电极，配置于所述上部开口的底面与所述上部开口的侧壁的下部分，并裸露出所述上部开口的侧壁的上部分；顶电极，配置于所述上部开口中；以及可变电阻层，配置于所述底电极与所述顶电极之间，其中所述可变电阻层直接接触所述上部开口的侧壁的上部分，而不直接接触所述上部开口的侧壁的下部分，其中所述可变电阻层延伸配置于所述上部开口的侧壁的下部分的所述底电极上以形成重叠区域，且所述顶电极未覆盖所述重叠区域。2.如权利要求1所述的电阻式存储元件，其中所述下部开口与所述上部开口的侧壁切齐。3.如权利要求1所述的电阻式存储元件，其中所述底电极于所述上部开口的侧壁上的厚度小于所述底电极于所述上部开口的底面上的厚度。4.如权利要求1所述的电阻式存储元件，其中所述介电层更具有第二开口，所述导体层更填满所述第二开口。5.如权利要求4所述的电阻式存储元件，其中所述第一开口及所述第二开口贯穿所述介电层。6.如权利要求4所述的电阻式存储元件，还包括金属层，所述金属层配置于所述介电层上并与所述顶电极及所述第二开口中的所述导体层电性连接。7.如权利要求1所述的电阻式存储元件，其中所述导体层与所述介电层下方的另一导体层电性连接。8.如权利要求7所述的电阻式存...

【专利技术属性】
技术研发人员：张文岳，江明崇，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71