一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法技术

本发明专利技术公开了一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法，用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，响应于该被输入的小数控制字来用于控制该分频器的分频比，该Sigma-Delta调制器包括依次级联的n个调制器、量化器、以及整数加法器，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器、以及第n级调制器，该前n-1级调制器至少包括第1级调制器。实施本发明专利技术的有益效果是，保证调制器具有较高的阶数，即噪声抑制性能的前提下，有效降低电路实现的复杂度和功耗，采用通过优化电路前馈参数大大有效降低分频电路的复杂度和功耗。

【技术实现步骤摘要】
一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法
本专利技术涉及小数分频频率综合器的应用领域，尤其涉及一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法。
技术介绍
频率合成是指能够利用一个或多个频率源产生不同频率信号的技术，而锁相环则是一种应用最广泛的频率合成技术。图1是锁相环的结构框图，当电路锁定时，锁相环的输出频率fout与参考频率fref的关系为：fout=N×fref(N为整数)。由于分频器只能进行整数分频，因此小数分频的实现需要增加额外的电路。SIGMA-DELTA调制器在小数锁相环中的主要作用是为分频器提供包含小数分频信息的整数序列。SIGMA-DELTA调制器可以将一个介乎0到1之间的输入转化为相应的整数序列ΔN，该序列对整数分频比N进行插值，使分频器的分频比成为一个动态变化的序列，从而在时间平均上实现了小数分频。插值后，小数锁相环的输入输出关系为：fout=(N+ΔN)×fref。目前应用较为广泛的单环型SIGMA-DELTA调制器主要有多前馈结构和多反馈结构两大类，分别如图2和图3所示。在SIGMA-DELTA调制器的应用结构上，主要包括级联型和单环型两种。目前一种应用在锁相环的三阶级联型SIGMA-DELTA调制器，电路的实现方式虽然简单，但是其噪声抑制性能较差，且输出序列是3位二进制数，限制了分频器必须采用结构复杂的多模分频器，造成电路复杂度和功耗的增加。相对级联型，单环型SIGMA-DELTA调制器的优点在于良好的噪声抑制性能和输出灵活性，可以根据量化器的量化等级选择一位输出或者多位输出。目前采用反馈滤波单元来减少低频段噪声的能量，提高了抗噪性能，但是在硬件上带来的开销较大，电路较为复杂。此外，现有技术还提出了一个基于单环型SIGMA-DELTA调制器的小数分频系统，电路的复杂度得到了一定简化。然而其SIGMA-DELTA调制器采用的是二阶结构，根据理论分析，SIGMA-DELTA调制器的阶数越高，噪声抑制的效果越明显。但是如果仅仅增加调制器级数的话，又必然会增加硬件的开销。如何在保证SIGMA-DELTA调制器的噪声抑制效果前提下，降低其硬件开销和功耗是SIGMA-DELTA调制器实现的重点和难点。而且由于前馈和后馈路径的存在，单环型结构的稳定性会受到前馈量和反馈量的影响，因此环路的参数决定了电路的性能和稳定性。由于目前组成调制器的累加器的字长是固定的，在运算过程中三级累加器之间将会涉及大量的浮点数加减运算。如果没有对系统的前馈系数进行近似转换，电路实现中还需要增加复杂的浮点数乘法器。传统方法是使用的浮点数加法器虽然可以提高计算精度，但是芯片面积和功耗也大大增加，部分结构还将引入模拟电路。
技术实现思路
本专利技术要解决的技术问题在于，针对上述需要通过增加芯片面积和功耗来提高浮点数运算精度的问题，提供一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法。本专利技术解决其技术问题所采用的技术方案是：构造一种Sigma-Delta调制器，用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，其响应于该被输入的小数控制字来用于控制该分频器的分频比，包括依次级联的n个调制器、量化器、以及整数加法器，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器、以及第n级调制器，该前n-1级调制器至少包括第1级调制器；该前n-1级调制器均包括用于接收该小数控制字或上一级调制器的输出值并将该小数控制字或该输出与对应的反馈量进行减法运算以获得对应的第一差值的第一定点小数减法器、用于对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和的第一累加器、以及用于对该第一总和进行移位运算以获得对应的该输出值的移位器；该第n级调制器包括接收第n-1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值的第二定点小数减法器、用于对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和的第二累加器；该量化器用于对该第二总和进行量化运算以获得差值序列；该整数加法器用于对该差值序列与预设的分频数进行相加运算以获得分频比。在本专利技术所述的Sigma-Delta调制器中，该第1级调制器的该第一定点小数减法器用于接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值。在本专利技术所述的Sigma-Delta调制器中，该第一定点小数减法器还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；该第二定点小数减法器还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值。在本专利技术所述的Sigma-Delta调制器中，该第一累加器还用于判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和；该第二累加器还用于判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。在本专利技术所述的Sigma-Delta调制器中，该移位器还用于将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值。在本专利技术所述的Sigma-Delta调制器中，该量化器还用于向该第一定点小数减法器及该第二定点小数减法器提供对应的反馈量。本专利技术的另一方面，提供一种用于Sigma-Delta调制器的运算方法，该运算方法基于定点化的浮点数运算，采用上述Sigma-Delta调制器，该方法包括以下步骤：S1、在第1级调制器中，接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的该输出值；S2、若该n大于2，在第2级调制器至第n-1级调制器中，接收上一级调制器的输出值并将该输出与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的该输出值；S3、在该第n级调制器中，接收第n-1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值，对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和；S4、在该量化器中，对该第二总和进行量化运算以获得差值序列；S5、在该整数加法器中，对该差值序列与预设的分频数进行相加运算以获得分频比。在本专利技术所述的运算方法中，在所述步骤S1中还包括：判断该小数控制字与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以本文档来自技高网...

【技术保护点】
一种Sigma‑Delta调制器(100)，用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，响应于该被输入的小数控制字来用于控制该分频器的分频比，其特征在于，包括依次级联的n个调制器、量化器(13)、以及整数加法器(14)，n为大于或等于2的正整数；其中，该n个调制器包括前n‑1个前n‑1级调制器(11)、以及第n级调制器(12)，该前n‑1级调制器(11)至少包括第1级调制器(11a)；该前n‑1级调制器(11)均包括用于接收该小数控制字或上一级调制器的输出值并将该小数控制字或该输出与对应的反馈量进行减法运算以获得对应的第一差值的第一定点小数减法器(111)、用于对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和的第一累加器(112)、以及用于对该第一总和进行移位运算以获得对应的该输出值的移位器(113)；该第n级调制器(12)包括接收第n‑1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值的第二定点小数减法器(121)、用于对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和的第二累加器(122)；该量化器(13)用于对该第二总和进行量化运算以获得差值序列；该整数加法器(14)用于对该差值序列与预设的分频数进行相加运算以获得分频比。...

【技术特征摘要】
1.一种Sigma-Delta调制器(100)，用于接收一小数控制字的输入和预设的分频数，响应于该被输入的小数控制字来用于控制分频器的分频比，其特征在于，包括依次级联的n个调制器、量化器(13)、以及整数加法器(14)，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器(11)、以及第n级调制器(12)，该前n-1级调制器(11)至少包括第1级调制器(11a)；该前n-1级调制器(11)均包括用于接收该小数控制字或上一级调制器的输出值并将该小数控制字或上一级调制器的输出值与对应的反馈量进行减法运算以获得对应的第一差值的第一定点小数减法器(111)、用于对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和的第一累加器(112)、以及用于对该第一总和进行移位运算以获得对应的该级调制器的输出值的移位器(113)；该第n级调制器(12)包括接收第n-1级调制器的输出值并将第n-1级调制器的输出值与对应的反馈量进行减法运算以获得第二差值的第二定点小数减法器(121)、用于对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和的第二累加器(122)；该量化器(13)用于对该第二总和进行量化运算以获得差值序列；该整数加法器(14)用于对该差值序列与预设的分频数进行相加运算以获得分频比。2.根据权利要求1所述的Sigma-Delta调制器(100)，其特征在于，该第1级调制器(11a)的该第一定点小数减法器(111)用于接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值。3.根据权利要求2所述的Sigma-Delta调制器(100)，其特征在于，除去第1级调制器(11a)的前n-1级调制器(11)的第一定点小数减法器(111)还用于判断上一级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；该第二定点小数减法器(121)还用于判断第n-1级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值。4.根据权利要求3所述的Sigma-Delta调制器(100)，其特征在于，该第一累加器(112)还用于判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和；该第二累加器(122)还用于判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。5.根据权利要求4所述的Sigma-Delta调制器(100)，其特征在于，该移位器(113)还用于将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该级调制器的输出值。6.根据权利要求1所述的Sigma-Delta调制器(100)，其特征在于，该量...

【专利技术属性】
技术研发人员：曹昱升，曾启明，
申请(专利权)人：深圳市欧克蓝科技有限公司，深圳市华德创新科技有限公司，
类型：发明
国别省市：广东;44