一种PMOS晶体管及其制备方法技术

本发明专利技术提供一种PMOS晶体管及其制备方法，本发明专利技术形成PMOS晶体管的源极区域和漏极区域时采用依次外延生长第一应力调节层、第二应力调节层及应力保持层的方法，其中，第一应力调节层及第二应力调节层的晶格常数依次增大；在外延第二应力调节层时采用晶格常数比Ge元素更大的元素进行掺杂，使第二应力调节层形成绝大部分的源极区域和漏极区域，为沟道提供更大的压应力，使其具有更高的载流子迁移率，提高器件工作电流；第二应力调节层与衬底之间的第一应力调节层作为应力缓冲层，降低二者之间过大的晶格失配引起的缺陷；本发明专利技术采用相互间隔的第一、第二应力调节层构成三明治结构，进一步降低第二应力调节层与衬底之间过大的晶格失配引起的缺陷。

【技术实现步骤摘要】
一种PMOS晶体管及其制备方法
本专利技术属于半导体器件
，涉及一种晶体管及其制备方法，特别是涉及一种PMOS晶体管及其制备方法。
技术介绍
在未来的一段时间内，硅基互补式金属氧化物半导体(CMOS)晶体管是现代逻辑电路中的基本单元，其中包含PMOS与NMOS，而每一个PMOS或NMOS晶体管都位于掺杂井上，且都由栅极(Gate)两侧衬底中p型或n型源极区、漏极区以及源极区与漏极区间的沟道(Channel)构成。现有的半导体技术中，形成晶体管的方法一般为：提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(ShortChannelEffect)与热载流子效应(HotCarrierEffect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS的源极/漏极设计上会采用轻掺杂漏极(LightlyDopedDrain，LDD)结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/漏极区相同的低掺杂区，以降低沟道区的电场。当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。已知，在N型金属氧化物半导体场效应晶体管(NMOSFET)的沟道中引入张应力可以提升NMOSFET的沟道迁移率，在P型金属氧化物半导体场效应晶体管(PMOSFET)的沟道中引入压应力可以提升PMOSFET的沟道迁移率。目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗硅(SiGeonInsulator，SGOI)，锗硅虚拟衬底(SiGevirtualsubstrate)等。局部应变技术通常只在半导体器件的局部向半导体沟道区域施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe)或碳化硅(SiC)，双应力层(DualStressLayers，DSL)和浅槽隔离(ShallowTrenchIsolation，STI)等。全局应变制造复杂，成本较高，局部应变与传统CMOS制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。对于PMOS晶体管来说，嵌入式锗硅(SiGe)技术能有效提高空穴迁移率，从而提高PMOS晶体管的性能。所谓嵌入式锗硅技术是指在紧邻PMOS晶体管沟道的硅衬底中形成SiGe外延层，SiGe外延层会对沟道产生压应力，从而提高空穴的迁移率。但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种PMOS晶体管及其制备方法，本专利技术解决的技术问题是进一步增强器件中源极区域及漏极区域对沟道产生的压应力，从而进一步提高沟道中载流子迁移率，以增加器件的工作电流。为实现上述目的及其他相关目的，本专利技术提供一种PMOS晶体管的制备方法，所述制备方法至少包括以下步骤：提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为：1）在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽；2）在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大；3）重复步骤2）n次，n为整数且大于等于0；4）当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。可选地，所述步骤3）中n大于等于1时，使外延生长在所述沟槽中的第一应力调节层及第二应力调节层相互间隔以形成三明治结构。可选地，所述步骤2）中外延生长第一应力调节层和/或第二应力调节层时还同时通入含B元素的气体，以形成掺杂有B元素的第一应力调节层和/或第二应力调节层。可选地，所述应力保持层的厚度为10~20nm。可选地，所述第一应力调节层的厚度为2~10nm。可选地，位于两个第一应力调节层之间的第二应力调节层的厚度为20~30nm。可选地，所述衬底材料为Si、Si1-xCx或Si1-x-yGeyCx的任意一种，其中，x的范围为0.01~0.1，y的范围为0.1~0.3；所述第一应力调节层为SiGe层；所述第二应力调节层为SiSn层或SiPb层。本专利技术还提供一种PMOS晶体管，所述PMOS晶体管至少包括：形成有沟道区域、源极区域及漏极区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力，所述源极区域和漏极区域形成在半导体衬底顶部；所述源极区域和漏极区域包括应力保持层及位于所述应力保持层下的m组依次叠加的第一应力调节层和形成在所述第一应力调节层上的第二应力调节层，其中，m为整数且大于等于1，且所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。可选地，m大于等于2时，相互间隔的第一应力调节层和第二应力调节层构成的三明治结构。可选地，所述第一应力调节层和/或第二应力调节层中含有B掺杂元素。可选地，所述应力保持层的厚度为10~20nm。可选地，所述第一应力调节层的厚度为2~10nm。可选地，位于两个第一应力调节层之间的第二应力调节层的厚度为20~30nm。可选地，所述衬底材料为Si、Si1-xCx或Si1-x-yGeyCx的任意一种，其中，x的范围为0.01~0.1，y的范围为0.1~0.3；所述第一应力调节层为SiGe层；所述第二应力调节层为SiSn层或SiPb层。如上所述，本专利技术的一种PMOS晶体管及其制备方法，具有以下有益效果：为了进一步提高PMOS晶体管中源极区域和漏极区域对沟道的压应力，则本专利技术在源极区域和漏极区域外延生长时本文档来自技高网...

【技术保护点】
一种PMOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为：1）在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽；2）在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大；3）重复步骤2）n次，n为整数且大于等于0；4）当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致。

【技术特征摘要】
1.一种PMOS晶体管的制备方法，其特征在于，所述制备方法至少包括以下步骤：提供一半导体衬底，在预制备PMOS晶体管的半导体衬底顶部形成包括源极区域、漏极区域及沟道区域的有源区，且所述源极区域和漏极区域对所述沟道区域施加压应力；其中，制备所述源极区域和漏极区域的具体步骤为：1)在所述衬底顶部预制备所述源极区域和漏极区域的位置分别形成沟槽；2)在所述沟槽中，先外延生长第一应力调节层，而后外延生长第二应力调节层，其中，所述的衬底、第一应力调节层及第二应力调节层的晶格常数依次增大；3)重复步骤2)n次，n为整数且大于等于0；4)当所述第二应力调节层的上表面与所述衬底的上表面在同一平面上时，在所述填充有第一应力调节层和第二应力调节层的沟槽上表面外延生长应力保持层，其中，所述应力保持层的材料与所述的第一应力调节层或第二应力调节层的材料一致；其中，在所述第一应力调节层上外延生长第二应力调节层时，采用原子量及晶格常数比所述第一应力调节层所掺杂元素更大的、且与衬底为同一族的元素来进行掺杂，以使所述第二应力调节层比所述第一应力调节层对沟道区域的压应力更大，从而实现沟道中更高的载流子迁移率，进而提高器件的工作电流；其中，所述衬底为IV族元素。2.根据权利要求1所述的PMOS晶体管的制备方法，其特征在于：所述步骤3)中n大于等于1时，使外延生长在所述沟槽中的第一应力调节层及第二应力调节层相互间隔以形成三明治结构。3.根据权利要求1或2中任意一项所述的PMOS晶体管的制备方法，其特征在于：所述步骤2)中外延生长第一应力调节层和/或第二应力调节层时还同时通入含B元素的气体，以形成掺杂有B元素的第一应力调节层和/或第二应力调节层。4.根据权利要求1或2所述的PMOS晶体管的制备方法，其特征在于：所述应力保持层的厚度为10～20nm。5.根据权利要求1或2所述的PMOS晶体管的制备方法，其特征在于：所述第一应力调节层的厚度为2～10nm。6.根据权利要求2所述的PMOS晶体管的制备方法，其特征在于：位于两个第一应力调节层之间的第二应力调节层的厚度为20～30nm。7.根据权利要求1或2所述的PMOS晶体管的制...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31