一种高压集成电路制造技术

本发明专利技术涉及半导体功率器件技术领域，具体的说是涉及一种高压集成互连电路。本发明专利技术的高压集成电路，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区周围设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处向高压互连线4的两侧内凹。本发明专利技术的有益效果为，能有效节省版图面积、简化工艺复杂度，降低器件成本。本发明专利技术尤其适用于自屏蔽高压集成互连电路。

【技术实现步骤摘要】
一种高压集成电路
本专利技术涉及半导体功率器件
，具体的说是涉及一种高压集成互连电路。
技术介绍
功率集成电路已经在通信、电源管理、马达控制等领域取得巨大的发展，并将继续受到更广泛的关注。功率集成电路将高压器件与低压控制电路集成在一起带来一系列的好处的同时，对电路设计也带来严峻的挑战。随着功率集成电路集成度的增高，以及更高的互连电压要求，具有高电位的高压互连线(HighvoltageInterconnection，简称HVI)在跨过横向双扩散金属氧化物半导体场效应晶体管LDMOS(LateralDouble-DiffusedMOSFET)等高压器件与隔离区的表面局部区域时，会导致电力线局部集中，在器件的表面产生场致电荷，使表面电场急剧增大，严重影响器件的击穿电压。高压互连电路常常使用浮空场板方法来屏蔽高压线对器件耐压的有害影响。然而，在传统的浮空场板结构中，浮空场板的存在会导致器件在同样漂移区长度下的横向击穿耐压的降低，因此器件的尺寸也必须增加，使器件的开态电流能力较无场板的结构会有所下降，器件成本与布局难度也相应增大。T.Fujihira提出一种自屏蔽(Self-shielding)的高压内互连技术，在该结构中，高压互连线为内互连，没有跨过器件漂移区和高压结终端，从根本上避免了高压互连线带来的有害影响。传统自屏蔽高压互连结构如图1所示，以具有N型沟道器件为例，其中1为LDMOS的源极，2为LDMOS的漏极，3为P型阱区，4为高压互连线。图2是沿图1中AA’线的器件截面图，其中1为LDMOS的源极N型重掺杂区，2为LDMOS的漏极，3为P型阱区，4为高压互连线，5是P型衬底，6是N型外延层，7是LDMOS的P型阱区，8是LDMOS的多晶硅栅极，9是高压电路区域PMOS(P-channelMOSFET)的源极，10是高压电路区域PMOS的栅极，11是高压电路区域PMOS的漏极，12是高压电路区域NMOS(N-channelMOSFET)的源极，13是高压电路区域NMOS的栅极，14是高压电路区域NMOS的漏极，15是高压电路区域NMOS的P型阱区，16是高压电路区域的电源电位VB，17是高压电路区域的地电位。HVI没有跨过低的高压结终端电位，其电位最多与高端电路中的最高电位VB相差一个低压逻辑电路的电源电压，使得LDMOS结构能够不受HVI的影响，从而达到最高耐压。当连接到LDMOS栅极的低端电路输出信号使其开启时，漏极电位将低于VB，漏极与VB之间会存在一个寄生的Repi电阻，其阻值大小对LDMOS漏极电位有着密切联系。若其值太小，LDMOS导通时漏极电位有可能高于下级CMOS(ComplementaryMetalOxideSemiconductor)反相器的转折电平，导致电路功能错误，并且导通功耗大。为保证后级电路正常工作，则需在LDMOS漏极与VB之间增加P型阱区，通过其与N型外延层、P型衬底所形成的JFET(JunctionFieldEffectTransistor)隔离效应，从而使单位面积的Repi增加；或增大LDMOS的漏极与VB之间的距离，通过使寄生电阻的等效长度增大而使Repi增加。但是以上方法需要引入额外的器件结构，或增大版图面积，提高了工艺复杂度与器件成本。
技术实现思路
本专利技术所要解决的，就是针对上述传统采用自屏蔽高压内互连的高压集成电路存在的问题，提出一种高压集成电路。本专利技术解决上述技术问题所采用的技术方案是：一种高压集成电路，如图3所示，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区外围设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处的两侧内凹，使P型阱区3两侧的高压结终端18相互靠近。传统的自屏蔽高压集成电路中，高压结终端18设置在LDMOS漏极2、P型阱区3、和高压电路区外围将LDMOS漏极2、P型阱区3、和高压电路区与器件其他区域相互隔离，但是高压结终端18的引入导致了版图面积增大，本专利技术的技术方案中，通过在P型阱区3处将高压结终端18设置向高压互连线4的两侧内凹，一方面可以减小版图面积，另一方面使该处的导电路径变窄，使寄生电阻的阻值Repi变大，满足LDMOS的漏极电位不会高于下级反相器的转折电平，从而保证后级电路的正常工作，因此采用本专利技术的方案可以去掉外延层中的P型阱区3，从而简化生产工艺。本专利技术的有益效果为，能有效节省版图面积、简化工艺复杂度，降低器件成本。附图说明图1为传统自屏蔽高压互连电路结构示意图；图2为沿图1中AA`线的器件截面图；图3为使用本专利技术的高压集成电路结构示意图；图4为沿图3中AA`线的器件截面图；图5为本专利技术的无P型阱区的高压集成电路结构示意图；图6为沿图5中AA`线的器件截面图。具体实施方式下面结合附图和实施例，详细描述本专利技术的技术方案：本专利技术提供一种高压集成电路，用于具有自屏蔽的高压互连电路结构中，通过改良高压结终端形状与版图布局，减小LDMOS与高端电路之间外延层的宽度，使该区域外延层内的导电路径变窄，从而增大寄生电阻，保证电路的正常功能。与传统自屏蔽的高压互连结构相比，本专利技术在保证电路功能正常的前提下，有效节省版图面积、简化工艺复杂度，降低了器件成本。图1为传统自屏蔽高压互连电路结构，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4和高压结终端18。图2为沿图1中AA’线的器件截面图，包括LDMOS源极1、LDMOS漏极2、P型阱区3、高压互连线4、P型衬底5、N型外延层6、LDMOS源栅区域的P型阱区7、LDMOS的多晶硅栅极8、高压电路区域PMOS的源极9、是高压电路区域PMOS的栅极10、高压电路区域PMOS的漏极11、高压电路区域NMOS的源极12、高压电路区域NMOS的栅极13、高压电路区域NMOS的漏极14、高压电路区域NMOS区域的P型阱区15、高压电路区域的电源电位16、高压电路区域的地电位17。为保证后级电路正常工作，传统结构中在LDMOS漏极2与VB之间增加P型阱区3，通过其与N型外延层6、P型衬底5所形成的JFET隔离效应，从而使单位面积的Repi增加；或增大LDMOS的漏极与VB之间的距离，通过使寄生电阻的等效长度增大而使Repi增加。以上方法需要引入额外的器件结构，或增大版图面积，提高了工艺复杂度与器件成本。图3为本专利技术的自屏蔽高压集成电路，包括通过高压互连线4连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极1、LDMOS漏极2和P型阱区3；所述LDMOS漏极2、P型阱区3、和高压电路区外围设置有高压结终端18；高压互连线4的一端穿过P型阱区3与LDMOS漏极2连接，其另一端与高压电路区连接；其特征在于，所述高压结终端18在P型阱区3处向高压互连线4的两侧内凹。从图中可见，通过改进高压结终端18在P型阱区3的结构，从而优化电路结构与版图布局，使LDMOS的漏极2与高压电路区域之间的N型外延层6与宽度相比于传统结构明显减少，从而使该处的导电路径变窄，使单本文档来自技高网...

【技术保护点】
一种高压集成电路，包括通过高压互连线(4)连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极(1)、LDMOS漏极(2)和P型阱区(3)；所述LDMOS漏极(2)、P型阱区(3)、和高压电路区外围设置有高压结终端(18)；高压互连线(4)的一端穿过P型阱区(3)与LDMOS漏极(2)连接，其另一端与高压电路区连接；其特征在于，所述高压结终端(18)在P型阱区(3)处的两侧内凹。

【技术特征摘要】
1.一种高压集成电路，包括通过高压互连线(4)连接的LDMOS区和高压电路区，所述LDMOS区包括LDMOS源极(1)、LDMOS漏极(2)和P型阱区(3)；所述LDMOS漏极(2)、P型阱区(3)、和高压电路区外围设置有高...

【专利技术属性】
技术研发人员：乔明，张昕，文帅，齐钊，黄军军，薛腾飞，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51