堆叠纳米线制造方法技术

本发明专利技术公开了一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，各向异性刻蚀衬底形成第一沟槽与鳍片；步骤c，湿法腐蚀鳍片以及下方衬底，在第一沟槽侧面形成第二沟槽；其中，多次重复步骤b至步骤c，形成上下层叠的多个鳍片；步骤d，圆润化鳍片，形成堆叠纳米线。依照本发明专利技术的堆叠纳米线制造方法，结合了干法刻蚀与湿法刻蚀，利用双重内切腐蚀形成了高精度堆叠纳米线，有利于器件小型化，降低了成本。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种堆叠纳米线的制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tr1-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。在全环绕纳米线多栅器件的制造过程中，已知的一种方法如下:在Si衬底上形成硬掩模，采用SF6刻蚀气体的各向同性等离子体干法刻蚀在硬掩模下方衬底中形成略微内凹的第一沟槽，相对的第一沟槽之间留有衬底材料构成鳍片结构；采用高密度CXF(碳氟比较高)刻蚀气体的等离子体刻蚀，在衬底上以及第一沟槽侧壁形成钝化层；再次SF6各向异性刻蚀，去除衬底上钝化层，留下第一沟槽内侧壁的钝化层；SF6各向同性刻蚀，继续刻蚀衬底，在第一沟槽下方形成第二沟槽；依次类推，形成多个沟槽以及鳍片结构；氧化沟槽间的鳍片结构，去除氧化物，留下纳米线阵列。该方法工艺控制困难，纳米线密度较小，一致性较差。另一种已知的方法包括:在SOI衬底上依次外延形成Si与Ge/SiGe的交叠外延层，在顶层形成硬掩模层，刻蚀形成栅极线条，选择性刻蚀去除相邻Si层之间的Ge/SiGe层，留下Si纳米线。该方法受限于Ge/SiGe层界面性能差，工艺成本高，难以普及。鉴于Σ形剖面的沟槽制造方法相对而言工艺简便，只要能比较好控制各向异性刻蚀，则有望形成均匀、高密度的堆叠纳米线。
技术实现思路
由上所述，本专利技术的目的在于提供一种能低成本、高效的。为此，本专利技术提供了一种，包括:步骤a，在衬底上形成硬掩模；步骤b，各向异性刻蚀衬底形成第一沟槽与鳍片；步骤C，湿法腐蚀鳍片以及下方衬底，在第一沟槽侧面形成第二沟槽；其中，多次重复步骤b至步骤C，形成上下层叠的多个鳍片；步骤山圆润化鳍片，形成堆叠纳米线。其中，衬底为体Si或者SOI。其中，衬底为(100)晶面。其中，步骤b的各向异性刻蚀为干法刻蚀。其中，干法刻蚀为RIE。其中，刻蚀气体包括氟基气体。其中，步骤c之后、步骤d之前还包括:步骤Cl，各向异性刻蚀衬底形成另一组第一沟槽与鳍片；步骤c2，各向同性刻蚀鳍片以及下方衬底，在第一沟槽侧面形成第三沟槽；其中，多次重复步骤b、步骤C、步骤Cl、步骤c2，形成上下层叠的多个鳍片。其中，形成的第一沟槽具有垂直侧壁。其中，第一沟槽侧壁为(110)面，衬底为(100)面。其中，湿法腐蚀液包括TMAH。其中，步骤d进一步包括:在鳍片表面形成氧化层；去除氧化层，露出鳍片；在氢气氛围下退火，使得鳍片圆润化，形成堆叠纳米线。其中，第一沟槽侧壁为(110)面，衬底为(100)面。其中，第二沟槽侧壁为(111)面。其中，第三沟槽侧壁为(110)面。依照本专利技术的，结合了干法刻蚀与湿法刻蚀，利用双重内切腐蚀形成了高精度堆叠纳米线，有利于器件小型化，降低了成本。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1至图8为依照本专利技术第一实施例的制造方法各步骤的剖示图；图9至图15为依照本专利技术第二实施例的制造方法各步骤的剖视图；图16为依照本专利技术的第一实施例制造方法的示意性流程图；以及图17为依照本专利技术的第二实施例制造方法的示意性流程图。【具体实施方式】以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了能低成本、高效的。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。首先，以下将结合图16的流程图并且参照图1至图8的剖面示意图来详细说明依照本专利技术第一实施例的半导体器件制造方法各步骤。如图1所示，提供衬底I。衬底I依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，衬底I为体Si以便与CMOS工艺兼容而用于制作大规模集成电路。更优选地，衬底I为(100)晶面。如图2所示，在衬底I上形成硬掩模2。通过LPCVD、PECVD、UHVCVD、HDPCVD、热氧化、化学氧化、MBE、ALD、蒸发、溅射等常规方法，在衬底I上形成硬掩模层，并利用已知工艺光刻/刻蚀形成硬掩模图形2。硬掩模2的材料可以是氧化硅、氮化硅、氮氧化硅及其组合。如图3所示，刻蚀衬底I形成第一沟槽1G，硬掩模2下方留下的衬底I剩余部分构成第一鳍片1F。刻蚀优选为各向异性刻蚀，以使得第一沟槽IG的侧壁为(基本)垂直。各向异性刻蚀优选是氟基气体(例如碳氟基气体CxHyFz，其中X为I?4，y为O?8，z为I?8，xyz三者数量关系满足使得上述化学式构成氟代(饱和或者不饱和)烯烃或者烷烃；此外也可以是SF6、NF3)等离子体干法刻蚀，以便于通过控制刻蚀条件精确控制刻蚀深度dE，进而控制最终纳米线高度/厚度。刻蚀使得第一沟槽IG的侧壁为(110)面，而衬底I表面仍然为(100)面。如图4所示，执行湿法腐蚀，刻蚀鳍片IF以及衬底1，在第一沟槽IG侧面形成第二沟槽1G’。湿法腐蚀的腐蚀液为四甲基氢氧化铵(TMAH)，刻蚀第一沟槽IG之间的第一鳍片1F，在鳍片IF中(第一沟槽IG侧面)形成第二沟槽1G’。在湿法腐蚀过程中，Si材料的(111)面腐蚀速率显著低于(100)面和(110)面，因此刻蚀最终终止在(111)面上。此外可以通过控制湿法腐蚀的速率和时间，使得第二沟槽1G’的剖面形态基本是三角形。如图4所示，在本专利技术第一实施例中，第二沟槽1G’并未使得鳍片IF穿通，而是在相对的第二沟槽之间留有少量相连部分。当然，替代地，第二沟槽1G’也可以穿通，使得鳍片IF与下方衬底(或者后续鳍片)分离。值得注意的是，在此过程中，由于侧壁为(110)面，而衬底为(100)面，因此TMAH对于侧壁的腐蚀速率稍低于衬底，从而使得第二沟槽1G’底部宽度大于顶部宽度，也即沟槽端点不在垂直线上。后续要执行进一步工艺使得第二沟槽端点分布在垂直线上。如图5所示，执行各向异性刻蚀，刻蚀衬底I，使得鳍片IF下方倾斜侧壁的衬底部分被刻蚀形成具有垂直侧壁的另一组鳍片1F’，鳍片1F’之间的沟槽则为另一组具有垂直侧壁的第一沟槽1G。各向异性刻蚀可以是上述的干法刻蚀，例如等离子体刻蚀或者反应离子刻蚀(RIE)，刻蚀形成的鳍片1F’的侧壁为(110)晶面，衬底仍为(100)晶面。值得注意的是，图4中衬底I表面的V型沟槽仍然保形地形成在图5中，而鳍片IF下方部分的倾斜侧壁则被刻蚀修正为垂直侧壁，因本文档来自技高网...

【技术保护点】
一种堆叠纳米线制造方法，包括：步骤a，在衬底上形成硬掩模；步骤b，各向异性刻蚀衬底形成第一沟槽与鳍片；步骤c，湿法腐蚀鳍片以及下方衬底，在第一沟槽侧面形成第二沟槽；其中，多次重复步骤b至步骤c，形成上下层叠的多个鳍片；步骤d，圆润化鳍片，形成堆叠纳米线。

【技术特征摘要】
1.一种堆叠纳米线制造方法，包括: 步骤a，在衬底上形成硬掩模； 步骤b，各向异性刻蚀衬底形成第一沟槽与鳍片； 步骤C，湿法腐蚀鳍片以及下方衬底，在第一沟槽侧面形成第二沟槽； 其中，多次重复步骤b至步骤C，形成上下层叠的多个鳍片； 步骤山圆润化鳍片，形成堆叠纳米线。2.如权利要求1的堆叠纳米线制造方法，其中，衬底为体Si或者SOI。3.如权利要求1的堆叠纳米线制造方法，其中，衬底为(100)晶面。4.如权利要求1的堆叠纳米线制造方法，其中，步骤b的各向异性刻蚀为干法刻蚀。5.如权利要求4的堆叠纳米线制造方法，其中，干法刻蚀为RIE。6.如权利要求5的堆叠纳米线制造方法，其中，刻蚀气体包括氟基气体。7.如权利要求1的堆叠...

【专利技术属性】
技术研发人员：马小龙，殷华湘，秦长亮，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11